設計結果總結

第二章設計挑戰與架構選擇分析

2.6 設計結果總結

在本章已經針對 Ring-VCO、Triangular-generator、ΔΣ-modulator 這三塊電路不同的規格以及設計挑戰，並完成了電路架構選擇以及post-sim 模擬結果，各項規格有都符合設計要求，而剩餘的其它電路也在2.5 節已經選好了架構出處，之後的第三章，將會直接進入電路架構以及模擬結果的討論。

第三章

整體電路實現與模擬結果

從第二章的討論分析中確定架構後，可如圖 3.1 所示將最終的 SSCG 電路架構完整表示出來。而在第二章的最後已經將其它的架構參考出處標出，因此本章便是討論這些電路的實做以及 layout 還有 post-sim 的模擬結果。3.1 節為 PFD+CP+LF，3.2 節為 Ring-VCO，3.3 節為 Pre-scaler，3.4 節為 Divider，3.5 節為Triangular-genarator，3.6 節為 ΔΣ-modulator，3.7 節為 CML_buffer，3.8 節為所有電路合起來的SSCG 模擬驗證，最後 3.9 節為模擬數據整理列表與總結。

PFD+CP+LF Ring-VCO

Divider Pre-scaler

Triangular

generator ΔΣ modulator

CML_buffer 6GHz output clock ref clock

fb clock

Spread Spectrum Function Circuit

PLL

圖3.1 本論文設計的SSCG 整體架構

3.1 PFD+CP+LF

這部份的架構是由三個電路所組成的，分別是 : PFD、CP、LF。功能在判斷參考時脈(ref clock)與回授時脈(fb clock)兩種時脈間的頻率及延遲所造成的相位差異，進而修正提供給VCO 的控制電壓改變輸出振盪頻率，讓 PLL 進入鎖定。

3.1.1 PFD(Phase-Frequency Detector)

本論文採用的PFD電路架構如圖3.2所示，由2個半暫存器(Half Transparent Registor, HTR)與一個NAND邏輯閘組成。

dn fb

ref

M3 M1

M9 M7

M12 M6

M11

M4 M10

圖3.2 本論文所採用的PFD電路架構

電路作用為當ref clock的相位領先fb clock時，up訊號會設為high，當fb clock 的相位領先ref clock時，dn訊號會設為high，所以兩訊號之間的相位差，能被up 訊號與dn訊號產生對應的脈衝寬度的方式表現出來，讓下一級的CP電路能根據不同的脈衝寬度而產生充放電流。而這邊需要注意的是由於本論文的Ring-VCO 是控制電壓越大頻率越低，電壓越小頻率越高，因此跟正常的反應是相反的，所以PFD的up跟dn信號跟CP接起來的時候是要反向的。圖3.3為PFD對應的layout 圖，其面積為23um×20um，圖3.4則是post-sim的模擬結果，由上到下的四種信號分別是ref、fb、up、dn。當(a)情況ref的相位領先fb時，up訊號將會對應脈衝寬度充電，(b)情況fb的相位領先ref時，dn訊號將會對應脈衝寬度放電，(c)情況兩者相位相同時將會進入穩定狀態，由模擬結果可以看到PFD的功能正常。

圖3.3 PFD電路架構對應的layout (23um×20um)

(a) ref 的相位領先 fb

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 200m400m 600m 800m 1 1.2

Time (lin) (TIME)

0 50n 100n 150n 200n

*delaycell

ref

fb

up

dn

M7 M8

M9

M10 M11 M12 M1

M2 M3

M4

M5 M6

(b) fb 的相位領先 ref

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 200m400m 600m 800m 1 1.2 1.4

Time (lin) (TIME)

0 50n 100n 150n 200n

*delaycell

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 500m

1 1.5

Voltages (lin)

0 500m

1 1.5

Time (lin) (TIME)

0 50n 100n 150n 200n

*delaycell

3.1.2 CP(Charge Pump)

本論文所採用的 CP 電路如圖 3.5 所示，透過接受上一級 PFD 產生的 up 訊號與dn 訊號的不同脈衝寬度，改變對下一級濾波器充放電流的時間，進而影響 VCO 的控制電壓，調整時脈頻率達到鎖相。圖 3.6 為 CP 對應的 layout 圖，其面積為28um×15um。

I to loop filter M1

UP UPb

DN DNb

M2 M3

M4 M5 M6 M7

M8 M9 M10 M11

圖3.5 本論文所採用的CP 電路架構

圖3.6 CP 電路架構對應的 layout (28um×15um)

M1

M3 M2

M7 M11 M6 Mb M10 M4 M9 M8 M5

圖 3.7 則是針對充放電 current mismatch 的模擬結果。電路設計的最大充放電流皆為100uA，若是以 10%的誤差來定義線性區間，由圖可知電流正負 10uA 的線性區約落在0.3V~1.3V，表示 VCO 的控制電壓時要盡量落在此工作區較佳。

圖3.7 CP 充放電及線性測試

3.1.3 LF(Loop Filter)

在第二章的討論中，為了在 high EMI reduction 與電路面積中取得平衡，因此選擇了三階的 ΔΣ-modulator，在實務的 PLL 設計上，一般會要求迴路濾波器的階數至少要高於調變器一階，以確保因調變所產生量化雜訊能夠被濾除，但是若階數太高，又會讓PLL 的穩定變得困難，所以選擇了圖 3.8 的三階 LF，讓整體的PLL 迴路達到四階。其三階濾波器的轉移函數如式 3.1。

Result (lin)

-100u -80u -60u -40u -20u 0 20u 40u 60u 80u 100u

Voltage X (lin) (VOLTS)

0 500m 1 1.5

*sscg

frequency

clock

通的特性(Low pass)，因此在迴路頻寬的選擇上會盡量降低以抑制輸入低頻雜訊。但是以VCO 的雜訊頻率響應圖來看，則為高通的特性(Low pass)，在迴路頻寬的選擇上反而是盡量提高以消除高頻雜訊。因此迴路頻寬的數值端看設計者認為哪部分雜訊影響比較嚴重來決定，在本論文中的設計認為VCO 可能會有比較嚴重的雜訊干擾，因此選擇了增加迴路頻寬，最後選擇了二十分之ㄧ的參考時脈，再根據圖3.8 的設計法則來決定 R 跟 C。最後圖 3.9 為實現的 layout，其面積為250um×280um。

圖3.9 LF 電路架構對應的 layout (250um×280um)

將 PFD+CP+LF 都接起來後，便可以進行圖 3.10 的死區(Dead Zone)測試。

測試的方法是控制ref 跟 fb 兩種 clock 的相位差異，去觀察 CP 是否能精準的反應出對應的充放電，看看差異到多少的時候才不能真實反應充放電的正確性，而圖 3.10 的模擬結果則顯示當相位差異為 3ps 時，然後是可以正常對應充放電行為，這表示up 跟 dn 之間的相位差就算只有 3ps 這樣微小的差異，CP 一樣是可以精準的呈現正確充放電動作而不會出現不正常工作的死區(dead zone)。也就是沒有出現Dead Zone。

RP+RL

CL CS CP

圖3.10 PFD+CP+LF 的 dead zone 測試

P-Out- Out+

M5 M1 M2M6

(a) delay-cell (b) Ring-VCO

圖3.11 本論文所採用的 Ring-VCO

Outer Result (lin)

-450p

Outer Result (lin) (a)

-15p -10p -5p 0 5p 10p 15p

*sscg

圖3.12 VCO 電路架構對應的 layout (53um×120um)

圖3.13 本論文 Ring-VCO 產生的 6GHz 時脈

Voltages (lin)

200m 400m 600m 800m 1 1.2 1.4 1.6

Time (lin) (TIME)

9.955u 9.9552u 9.9554u 9.9556u

erivative=1.903871e+010 urrent Y=9.000000e-001 urrent X=9.955078e-006

Derivative=1.881003e+010 Current Y=9.000000e-001 Current X=9.955578e-006

*pll

delay-cell

3.3 前置除頻器(Pre-scaler)

前置除頻器的目地是先將 VCO 產生的高速 6GHz 時脈除二，降到後端 divider 適合工作的頻率，減少整體消耗的功率，如果讓後端 divider 直接處理 6GHz 的時脈，除了除率要調整到240 以外(ref clock 25MHz)，電路複雜性增加，功率的消耗也會比用一個Pre-scaler 加一個除 120 的 divider 來的高。如圖 3.14 所示，將兩個電流驅動型式的D-latch[27]串在一起，便是一個除二電路。而對應的 layout 以及post-sim 模擬結果會等除頻器架構介紹完後一併顯示。

圖3.14 本論文所採用的 Pre-scaler 電路架構

3.4 除頻器(Divider)

由於本論文需要的除頻器是需要有除小數功能，所以選擇用圖 3.15 的架構來實現除頻器。這是一個多除數除頻器(Multi-Modulus Divider, MMD)，由於 Divider 至少需要除 120 讓 3GHz 的時脈回復到 25MHz，所以用六個除 2/3 單元串接在一起，這樣就可以透過六個控制閘來改變除數，其控制以式3.2 來表示。

2 2

64 )

(

dividerrat io

⁵

p

₅ ⁴

p

₄ ³

p

₃ ²

p

₂ ¹

p

₁ ⁰

p

₀

N

= + ⋅ + ⋅ + ⋅ + ⋅ + ⋅ + ⋅ (式 3.2)

圖3.15 本論文所採用的 Divider 電路架構

而在電路實現上，這六級的除 2/3 單元中，第一級需要直接面對到 3GHz 的速率，第二級也至少要能工作在1.5GHz 以上，所以本論文在這兩級 cell 採用了圖3.16 的電流驅動架構[28]，讓整體操作頻率可以加快，等到第三級以後才用圖 3.17 的 True Single-Phase-Clock(TSPC) latch 的速度較慢的數位架構來節省功率。

圖3.16 本論文在除頻器前兩級除 2/3 單元所用的電流驅動架構

圖3.17 本論文在除頻器後四級除 2/3 單元所用的 TSPC 架構

當將此 Divider 與 Pre-scaler 結合後，便可以將 VCO 的 6GHz 輸出時脈除 240 而得到25MHz 的 fb clock，圖 3.18 為對應的 layout 圖，其面積為 170um×140um。

圖3.18 Pre-scaler+Divider 電路架構對應的 layout (170um×140um)

Pre-scaler+電路內部 Buffer

第一級的電流驅動除 2/3 單元

後面串接四級的 TSPC 除 2/3 單元

第二級的電流驅動除 2/3 單元

圖 3.19 為除頻器除率=240 模擬結果。高速時脈在電路之間傳遞時，常因充放電時間不完全導致時脈不是一個完整的方波，所以圖3.19 用一個振幅為 1.0V 頻率為 6GHz 的弦波來模擬 VCO 的輸出，可以看到當輸入一個 VCO 振盪產生的頻率為6GHz 的 clock，除頻器確實可以將其除成 25MHz 的 fb clock。需要說明的一點是fb clock 並不是剛好上升下降週期各一半的方波，這是因為除頻方式是由六個除 2/3 單元串連所造成的，但是因為 PFD 電路是以信號上升緣以及下降緣判斷相位差異，所以只要頻率正確就不會造成鎖定錯誤。

圖3.19 除頻器除率=240 功能驗證

Voltages (lin)

400m 600m 800m 1 1.2 1.4

Time (lin) (TIME)

34.4n 34.6n 34.8n 35n

ivative=1.879170e+010 rent Y=9.000000e-001 rent X=3.450000e-008

Derivative=1.878765e+010 Current Y=9.000000e-001 Current X=3.500000e-008

Voltages (lin)

0 500m

1 1.5

Time (lin) (TIME)

100n 150n

Derivative=6.357484e+009 Current Y=9.000000e-001 Current X=1.054297e-007

Derivative=6.394832e+009 Current Y=9.000000e-001 Current X=1.454292e-007

*sscg

fb clock

6GHz clock

3.5 三角波產生器(Triangular-generator)

在第二章 2.4 節的討論分析中，選擇了圖 3.20 的架構為本論文所採用的 Triangular-generator，其功能在於能夠產生符合 SATA-3.0 規格要求的週期在 30KHz~33KHz 的調變控制信號，而在 2.4 節中確定了調變波形是以 Triangular 的型式，所以正確的輸入值是要從0 開始增加到 19，再以相同的速率降到 0，輸入訊號會是一個 0-19-0 的數位訊號，這樣在頻譜上才會看到中心頻率從 6GHz 降到5.97GHz(0~19)，再從 5.97GHz 升到 6GHz(19~0)。圖 3.21 為對應的 layout，

其面積為 93um×136um。而實際電路的 post-sim 模擬結果如圖 3.22 所示，

Triangular-generator 產生的五位元訊號[A B C D E]確實在 31.92us 的週期內完成了從[0 0 0 0 0]-[1 0 0 1 1]-[0 0 0 0 0]這樣的三角變化。

圖3.20 本論文所採用的 Triangular-generator 電路架構

圖3.21 Triangular-generator 電路架構對應的 layout (93um×136um)

圖3.22 Triangular-generator 的模擬結果

Voltages (lin 0

500m 1 1.5

Voltages (lin 0

500m 1 1.5

Voltages (lin 0

500m 1 1.5

Voltages (lin 0

500m 1 1.5

Voltages (lin 0

500m 1 1.5

Time (lin) (TIME)

0 5u 10u 15u 20u 25u 30u 35u

A

B

C

D

E

Up/Down counter

/21 電路

SR latch

top/bottom control

logic

3.6 三階 ΔΣ-modulator

在第二章 2.3 節的討論分析中，選擇了圖 3.23 的架構為本論文所採用的 ΔΣ-modulator，其功能在於將 modulator-3~4 的 8 種輸出透過除率控制電路進而改變除頻器除率在 116~123 之間變化來達到除小數功能。圖 3.24 為對應的 layout，其面積為 180um×110um。

圖 3.23 本論文所採用的三階 ΔΣ-modulator

圖3.24 三階 ΔΣ-modulator 電路架構對應的 layout(180um×110um)

第一階 modolator

第二階 modolator

第三階

modolator

除率控制電路

最後將三階的 ΔΣ-modulator 與展頻控制信號 Triangular-generator 兩者合起來，由圖3.25 的 post-sim 模擬結果證明了 0-19-0 的 Triangular 以週期 31.92us 不斷輸入三階ΔΣ-modulator 時，確實可以輸出-3~4 的 8 種變化。

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

x 10^-3 0

2 4 6 8 10 12 14 16 18 20

i ff

(a) 0-19-0 的 Triangular 以週期 31.92us 不斷輸入三階 ΔΣ-modulator

0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1

x 10^-3 -3

-2 -1 0 1 2 3 4

(b) 三階 ΔΣ-modulator 可以輸出-3~4 的 8 種變化圖3.25 三階 ΔΣ-modulator 的模擬結果

3.7 CML buffer(Current-Mode Logic buffer)

由於元件之間通常都需要靠輸出級電路，也就是緩衝器(buffer)來做連結，但當操作頻率太高時，數位式buffer 如反相器已不敷使用，這時靠電流驅動的類比式buffer 便派上用場。以圖 3.26(a)就是本論文所採用的緩衝器架構，這種 CML buffer 是先確定下一級要推動的負載電容 C，再透過扭轉速率 Slew rate=電流/電容的概念來設計要靠多少電流來驅動。而考量到高頻輸出對外部 PCB 版負載的 (Probe)的量測技術選擇，也就是如圖 3.26(b)所顯示處下探針，這樣一來信號便可以只經過輸出PAD 的負載電容到達儀器。這也是設計輸出級時需考慮到的。

probe test

圖3.26 (a) 本論文所採用的 CML buffer 電路架構 (b) 針對 CML buffer 的輸出負載做分析

3.8 展頻時脈產生器(Spread Spectrum Clock Generator)

將上述的所有電路整合之後，便完成了本次設計的 SSCG 電路，圖 3.27 為完整的晶片layout 圖，面積為 933um×933um，核心(core)面積為 500um×300um。

在設計上因為有考慮到下探針的需求，因此將 6GHz 差動時脈輸出對放在正上方，而PAD 之間的間距是為了符合探針的尺寸設計，而左右兩方主要是電流源，

下方為偏壓點以及輸入信號為主。

GND OUT- GND OUT+ GND

ref fb Power

Bias

Power Power

Power Output

buffer PLL

modulator

Loop filter Ring-VCO

圖3.27 本論文最後完成的 SSCG 晶片 layout(933um×933um)

在 layout 完成之後，可以將待測的模擬結果跟欲比較的 SATA-3.0 規格整理出表3.1 的規格表，根據待測的各種模擬，以下將分兩小節分別作 PLL 以及 SSCG

在文檔中一個應用在SATA-3.0且使用環型振盪器的6GHz全積體化展頻時脈產生器 (頁 51-0)

第二章 設計挑戰與架構選擇分析

2.6 設計結果總結

第三章

整體電路實現與模擬結果

PFD+CP+LF Ring-VCO

Divider Pre-scaler

Triangular

generator ΔΣ modulator

CML_buffer 6GHz output clock ref clock

fb clock

Spread Spectrum Function Circuit

PLL

3.1 PFD+CP+LF

3.1.1 PFD(Phase-Frequency Detector)

ref

fb

up

dn

M7 M8

M9

M10 M11 M12 M1

M2 M3

M4

M5 M6

3.1.2 CP(Charge Pump)

M1

M3 M2

M7 M11 M6 Mb M10 M4 M9 M8 M5

3.1.3 LF(Loop Filter)

frequency

clock

RP+RL

CL CS CP

(a) delay-cell (b) Ring-VCO

delay-cell

delay-cell

delay-cell

3.3 前置除頻器(Pre-scaler)

3.4 除頻器(Divider)

dividerrat io

p

p

p

p

p

p

N

Pre-scaler+電路內部 Buffer

第一級的電流驅動除 2/3 單元

後面串接四級的 TSPC 除 2/3 單元

第二級的電流驅動除 2/3 單元

fb clock

6GHz clock

3.5 三角波產生器(Triangular-generator)

A

B

C

D

E

Up/Down counter

/21 電路

SR latch

top/bottom control

logic

3.6 三階 ΔΣ-modulator

第一階 modolator

第二階 modolator

第三階

modolator

除率控制電路

3.7 CML buffer(Current-Mode Logic buffer)

probe test

3.8 展頻時脈產生器(Spread Spectrum Clock Generator)

GND OUT- GND OUT+ GND

ref fb Power

Bias

Power Power

Power Output

buffer PLL

第二章設計挑戰與架構選擇分析