台灣覆晶封裝應用領域與製程特性

一、覆晶封裝技術起源

早 在 1960 年 代 覆 晶 封 裝 (Flip-Chip) 技 術 的 前 身 ， 由 IBM 發明的 C4

（Controlled Collapse Chip Connection），開啟 Flip-Chip 封裝技術的概念，

後由日本 IBM 首先採用塑膠基板取代過去所用的陶瓷基板，這重大的材料突破讓 Flip-Chip 封裝推進一大步，1980 年代 IBM 的 C4 相關專利到期，日本、美國、

德國等各地區的大廠紛紛積極發展，但都侷限在國防通訊等特殊領域的應用，直 到 Intel 將 Flip-Chip 技術大量應用在 CPU、晶片組，才開啟 Flip-Chip 技術被 普遍應用的新的紀元。

覆晶封裝是一種將晶面朝下並藉由金屬凸塊與承載基板接合的積體電路封 裝體，Flip-Chip 封裝體的承載基板與晶片間，必須是一對一匹配，這樣才能將 晶片上的電極與基板的電極精準接合。

台灣產業的發展與個人電腦有很深的關連度，從日月光及矽品的產品分佈 中，個人電腦佔整體營收比重就可以得知，日月光的個人電腦比重約 30%左右，

矽品高達近 50%，因此，繼 CPU 之後大量應用在繪圖晶片、晶片組的 Flip-Chip 封裝技術，對台灣封裝廠來說，就顯的格外重要。

覆晶封裝與傳統打金線封裝有結構上的變革(如表 3-3)，最大不同在於傳統 封裝採用金線，當作與導線架（Lead-Frame）的連接導線，Flip-Chip 則是採用 錫鉛凸塊當作與覆晶基板的連接點。

表 3-3 覆晶與打線技術的比較

相較於打金線的方式，採用錫鉛凸塊的好處，可大幅提高晶片 I/O 的密度，

目前最高紀錄是 Xilinx 的 FPGA 可達到近 2000 隻腳數（pin），該顆晶片的大小

（Die Size）達到 45mm×45mm，覆晶封裝除了可以提高晶片 I/O 的密度外，也可 以良好控制雜訊的干擾，因為打金線封裝的金線，若過長或過密都會產生雜訊，

錫鉛凸塊適度改善金線的缺點，除此以外，覆晶封裝封裝對於元件電性的效能、

優異的散熱性能、及封裝外型的薄度都有高度的改善，所以覆晶封裝封裝多應用 在高速、高電流的高階 IC。

覆晶封裝封裝也有許多待突破的瓶頸，如目前技術的成熟度仍低、產業鏈建 置較困難、測試及預燒技術待突破。單由技術面來看覆晶封裝目前最大的困難就 是可靠度，及材料的相容度都太低。

造成可靠度太低的因素，包括晶片、錫鉛凸塊、覆晶基板、介質（underfill）

材料四者間的材料必須整合，Flip-Chip 封裝應用在不同產品的 underfill 的選 用，測試、偵錯、Known Good Die 的技術未成熟，及 12 吋封裝技術都影響覆晶 封裝的可靠度表現。

此外，封裝材料相容性的問題，則在於各個材料商所採用的材料、結構及製程都

不相同，導致不同材料在組裝後容易因為結合性、熱膨脹係數等因素的不配合，

而造成封裝上的缺陷。

七、覆晶(Flip Chip) 封裝應用領域

覆晶(Flip Chip)技術為近幾年來，在封裝產業最為廣泛討論及看好之封裝 技術焦點。由於未來電子產品強調輕薄短小、高速、高腳數等特性，以導線架為 基礎的傳統封裝型態將漸不適用，應用範圍也將僅限於低階/低單價的產品。由 於使用覆晶封裝技術可大幅縮小 IC 封裝後的體積，減少訊號的延遲及雜訊的產 生，以及更適用於高腳數 IC 的封裝等特性，因此漸漸地取代了傳統的打線接合 (Wire Bonding)技術，而在近幾年成為 IC 封裝技術中的發展焦點。2000 年起，

Intel 的 Slot1 架構全部轉為 Socket370，封裝採用針腳陣列覆晶技術(Flip Chip PGA)，Intel 的主要競爭者 AMD 也相繼採用覆晶封裝；Intel 的 845 晶片組目前 也以覆晶技術進行封裝；在行動通訊的應用上，如 Ericsson 的藍芽模組，也已 經跨入覆晶封裝的領域。2002 年封裝大廠的技術發展主力，多著重在覆晶技術 能量的佈局；在產品特性需求的驅動下，預計覆晶技術的應用將在 2003 年開始 發酵。

過去的數年，包括如 AMD、Intel、Motorola 等國際大廠，已紛紛採用覆晶 技術作為 CPU 的封裝接合方式，之後又將此技術延伸應用在晶片組的封裝上。近 年來，如 TI、Motorola、Analog Device 等公司的 DSP、ATi 的繪圖晶片、Altera、

Xilinx 的可程式邏輯元件、PMC-Sierra 的網路晶片，以及一些 ASIC 元件，都陸 續 採 用 覆 晶 技 術 進 行 封 裝 。 以 覆 晶 技 術 應 用 產 品 的 市 場 趨 勢 而 言 ， 根 據 TechSearch International 的調查及預測指出，2001 年覆晶技術的應用產品仍 以 3C (Computer, Communication, Consumer)產品為主，比重佔營收的 50%以上；

而預估至 2005 年覆晶技術的應用，在顯示器與通訊用產品的比重將有較大幅度 的成長。

二、善用空間的堆疊封裝技術

TechSearch 預估，2003 年堆疊封裝（Stack package）的成長率超過 50%，

其主要驅動力是來自於手機市場的需求，目前最廣泛的堆疊封裝是將 Flash 及 SRAM 疊在一起，且平均高度約在 1.2mm，目前已經已有封裝廠計畫將邏輯 IC（DSP）

堆疊在一起。

CSP 封裝的定義是封裝後的面積尺寸必須是裸晶的 1.5 倍以內，寬度需小於 1.2 倍，細間距的距離必須控制在 0.5mm 以下。1996 年 Sharp 首先採用 CSP 封裝 技術應用在手機的零組件，並且將觀念延伸至系統，也就是手機的重量及體積的 比重要小於 1，如一台體積 80 立方公分的手機，其重量就必須控制在 80 公克以 下，要達到這個目標才算是將封裝技術發揮到極致(如圖 3-8)。

圖 3-8 晶圓薄度趨勢圖

日本是手機多媒體應用接受度最高的地區，所以記憶體的容量就被強烈要 求，加上手機重量逐漸減輕，使得日本是最早研究堆疊式封裝技術的地區，也使 得堆疊封裝主要是將多顆不同種類的記憶體疊在一起。

1998 年 4 月 Sharp 成功開發 2 顆裸晶的 Stack Die CSP，1999 年 7 月 3 顆 裸晶堆疊封裝問世，2001 年 12 月 4 顆裸晶、2003 年中 ChipPAC 推出 5 顆裸晶的 堆疊式封裝，韓國三星目前正著手研究 7 顆裸晶堆疊封裝的可能性，Fujitsu 積 極開發高度 1.4mm 以下堆疊 8 顆裸晶，為了符合手機的需要而提出的堆疊式封裝 技術，至今已經廣泛被全球的封裝廠研究發展中，並成為未來封裝技術的重點之

一。

輕薄短小是堆疊封裝最大的優勢，增加封裝效益、大幅降低寄生電容及電感 所產生的訊號延遲、降低雜訊、降低電力功率、解決頻寬瓶頸，技術上的挑戰，

則是必須在具競爭效益的高度（ 1∼1.4mm）內堆疊多顆晶粒，這就牽扯到許多技 術層面的議題，如更先進的晶圓磨薄技術、堆疊晶粒的接合方式，及更有創意的 打金線方法。

一般 DRAM 的 TSOP 封裝，其裸晶厚度約 820 微米，PBGA 封裝的裸晶厚度約 300 微米，堆疊 2 顆裸晶高度為 1.4mm 的 CSP 封裝，其單顆裸晶厚度約 200∼150 微米，堆疊越多顆當然裸晶的厚度要越薄，才能在有限的高度下堆疊越多顆，而 需將晶片磨得越薄，但問題是晶片在切割或運送的過程中較容易破裂，為了解決 這困擾，各家封裝廠都有自己一套方法來解決問題。

此外，不同裸晶間堆疊在一起能否互相匹配，這就關係到不同 IC 廠商對已 知良好晶粒（Known Good Die）的選擇標準不同，以及不同種類晶片間介面的差 異，如 ASIC 與 Flash 堆疊在一起就會面臨電性介面溝通的問題。最後，如何進 行測試及偵錯，也考驗著廠商的智慧。所以目前以日本的 IDM 廠掌握較成熟的堆 疊封裝技術，重要原因就是 IDM 公司通常產出多種類的 IC，同一個公司產出的 IC，其相容性比較好，堆疊封裝成功的機率較大。

若是不同 IC 公司所產出的裸晶要進行堆疊封裝，Known Good Die 的選擇標 準在製造過程中就顯的相當重要，因為在堆疊封裝的過程中，只要有一顆裸晶沒 有辦法正常運作，則會影響整顆 IC 的功能，若待封裝作業完成後才發現 IC 有瑕 疵，往後尋找錯誤的過程中，大幅提高偵錯作業的成本，甚至導致整顆 IC 必須 解構封裝再重新製造，會增加破壞裸晶的風險。這提高成本甚至損壞裸晶的風險 則是由封裝廠承擔，若 要大幅度降低堆疊封裝技術的成本，前提是Known Good Die 的技術必須成熟。

因為目前堆疊封裝主要應用在記憶體，所以熱傳導的問題幾乎可以不被考 慮，但未來若堆疊封裝加入邏輯 IC 後，邏輯運算所產生的熱遠比記憶體大很多，

尤其未來應用在高階高速的邏輯 IC 時，屆時熱傳導的問題將是堆疊封裝極大的 挑戰。

三、晶圓級晶片尺寸封裝，創造最低成本的技術

以晶圓代工為中心的思考模式，通常將晶圓製造分為前段及後段製程，所謂 的前段半導體製程是以晶圓測試（Wafer Probing）為分界點，台積電的晶圓代 工作業，就是進行到 Wafer Probing 後，再交由封裝廠進行後段製程。

然而，晶圓級封裝將模糊這傳統的概念，因為晶圓級封裝是在晶片切割前，

就進行封裝、測試的作業，晶圓級封裝整合前、後段製程，沒有打金線作業、沒 有基板、沒有介電材料（underfill），部分前段製程技術的再延伸。因為晶圓級 封裝製程技術的界定不明，且未來具發展潛力，不論是晶圓製程廠或封裝廠都想 跨入這個領域。

晶圓級封裝最大的優點就是廉價的生產成本，傳統封裝製程必須將晶圓切割 後再加以封裝，晶圓級封裝是在切割前就進行預燒、測試、封裝，所以理論上晶 粒尺寸越大，晶圓級封裝的效益越高，相對降低封裝成本，但因為目前局限在晶 圓級封裝技術未成熟，在材料的選取及良率的影響下，還未完全發揮晶圓級封裝 的低成本效益。

目前晶圓級封裝應用在低腳數且對價格比較敏感的產品，包括記憶體、被動 元件、微控制器、功率放大器等類比 IC。

晶圓級封裝目前仍未被大量應用的一大問題，就是業界未有一致的規格標 準，因為晶圓級封裝的尺寸及 I/O 排列還沒有統一的規範，在市場沒有一定經濟

晶圓級封裝目前仍未被大量應用的一大問題，就是業界未有一致的規格標 準，因為晶圓級封裝的尺寸及 I/O 排列還沒有統一的規範，在市場沒有一定經濟