第一章 緒論
1.1 超大型積體電路技術現況及未來發展趨勢
1.1.1 多層內連線結構
隨著半導體製程技術的進步，元件尺寸不斷地縮小，目前已進入深次微米的領域。
當積體電路的積集度增加，使得晶片表面無法提供足夠的面積來製作所需的內連線
（Interconnects）時，為了配合元件縮小後增加的內連線，多層金屬導線的設計，如圖 1-1 所示，便成為現今超大型積體電路（Ultra-Large Scale Integration, ULSI）所必須採 用的方式。在高電晶體容量與運算速度的需求快速增加下，隨著元件尺寸縮小，內連 線的尺寸也必須相對縮小，現在最先進的製程技術將探討65 nm 以下的尺寸範疇。然 而，當導線的線寬縮小後，晶片的運作速度不再受限於元件的操作速度，而是取決於 電子訊號在其導線間之傳遞速度【1】。舉例而言，當閘極長度為 250 nm 或更小時，
高達50%的時間延遲是肇因於較長的內連線【2】。所以 ULSI 中，內連線的連結網路 將成為影響如元件速度、信號串音（cross talk）、及 ULSI 電路中的功率耗損等晶方性 能的限制因素。因此業界的傾向以低電阻的導線與超低介電常數的金屬間介電層（inter layer dielectrics, ILD）結合，以達到降低訊號傳遞延遲與損耗的目的【3】。
圖1- 1 超大型積體電路採用多層內連線的結構示意圖。
1.1.2 內連線延遲效應
當積體電路的密度增加，元件尺寸縮小，導線的電阻值與金屬間介電層的電容值 乘積所形成的功率損，將延遲訊號的傳遞時間。如圖 1-2 為閘極延遲（intrinsic gate delay）與電阻電容延遲（RC delay）的關係，顯示當製程進入深次微米領域時，元件
為金屬層厚度，W 為線寬，ε及ε0分別為介電層與真空的介電常數，P則為功率損。
由以上方程式可知，影響電阻電容時間延遲因素不外有二：其一為內金屬導線的幾何 結構，如內層連接線長度、線寬及金屬層厚度；另一則為材料本身的特性，即電阻或 電容率。為了解決內連線延遲問題，早期以線路設計的方式增加層數及關鍵部分的線 徑與空間來改善，然而如此將增大積體電路的尺寸，造成產率與成本的負擔，故有效 的改善方法仍需從材料本身的電阻與電容部分著手。在電阻方面，由於銅的電阻係數 只有1.67 μΩ-㎝，遠小於鋁的 2.66 μΩ-㎝ 與鎢的 5.65 μΩ-㎝，而且其抗電遷移能力佳，
故以銅金屬做為主要的導線材料，已是產業界共同發展的趨勢【4】。在低電容材料部 分，諸多人力已試著研發比傳統製程技術所使用之二氧化矽（介電常數值約為3.9）介 電常數值低的材料。如表 1-1 所示，根據 2005 年國際半導體技術藍圖(International Technology Roadmap for Semiconductors, ITRS) 為未來超大型積體電路的內連線系統 需求所研擬的趨勢，預計西元2010 年後邏輯電路進入 45nm 技術時，金屬間介電層的 等效介電常數值必須在2.5 左右，因此低介電常數材料的體介電常數必須小於 2.2【5】。 近年來低介電常數材料以電漿輔助化學氣相沉積的含氟二氧化矽（Siliconoxyfluoride, FSG），旋轉塗佈的含氫矽酸鹽（Hydrogen silsesquioxane, HSQ）、含甲基矽酸鹽（Methyl silsesquioxane, MSQ），以及多孔性二氧化矽（porous silica）等材料最具應用價值【6
～10】。
圖1- 2 訊號延遲時間與技術節點的關係圖。
表1- 1 ITRS 為未來超大型積體電路的系統需求研擬的趨勢。
Year of Production 2005 2006 2007 2008 2009 2010 2011
DRAM 12 Pitch(nm) 80 70 65 57 50 45 40 MPU/ASIC1 2Pitch (nm) 90 78 68 59 52 45 40 No. of metal levels 11 11 11 12 12 12 12 Barrier/Cladding thickness (nm) 6.5 5.6 4.8 4.3 3.7 3.3 2.9 Intermetal insulator-keff 3.1-3.4 3.1-3.4 2.7-3.0 2.7-3.0 2.5-2.8 2.5-2.8 2.5-2.8 Intermetal insulator-kbulk ≦2.7 ≦2.7 ≦2.4 ≦2.4 ≦2.2 ≦2.2 ≦2.2
1.1.3 銅製程鑲嵌結構
傳統的積體電路之多層金屬連線(multilevel interconnection)是以金屬層的乾蝕刻 方式來製作金屬導線，然後進行介電層的填充(dielectric gap fill)。而鑲嵌技術則是先在 介電層上蝕刻金屬導線用的圖膜，然後再填充金屬。鑲嵌技術最主要的特點是不需要 進行金屬層的蝕刻。當金屬導線的材料由鋁轉換成電阻率更低的銅的時候，由於銅的 乾蝕刻較為困難，因此鑲嵌技術對銅製程來說極為重要。
鑲嵌結構一般常見兩種：單鑲嵌結構(single damascene)以及雙鑲嵌結構(dual damascene)。單鑲嵌結構如前所述，僅是把單層金屬導線的製作方式由傳統的(金屬層 蝕刻＋介電層填充方式)改為鑲嵌方式(介電層蝕刻＋金屬填充)，較為單純。而雙鑲嵌 結構則是將孔洞(hole)及金屬導線結合一起都用鑲嵌的方式來做。如此只需一道金屬填 充的步驟，可簡化製程，不過製程也較為複雜與困難。一般完整的雙鑲嵌製程如圖1-3 所示，先沉積介電層並以乾蝕刻完成雙鑲嵌結構之圖形後，接著需沉積一層擴散阻障 層(diffusion barrier)。然後進行金屬沉積，最後，再進行化學機械研磨即告完成。
在銅製程中，由於銅原子的擴散係數較高，極易擴散進入二氧化矽的結構中導致 深層能階等問題，因此銅導線填入前，必須在引洞與溝渠表面沉積一層可阻絕銅原子
擴散的疊層，傳統採用氮化矽等材料做為擴散阻障層，近年來則以低介電常數的碳化
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