氧化釔摻鋯堆疊閘極介電層之特性以及漏電機制研究分析

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(1)國立臺灣師範大學機電科技學系碩士論文指導教授：劉傳璽博士屠名正博士氧化釔摻鋯堆疊閘極介電層之特性以及漏電機制研究分析 The characteristics and leakage current mechanism analysis of MOS structure with Zr incorporated Y2 O3 stack high-k dielectric layer. 研究生：柯智馨撰中. 華. 民. 國. 1. 0. 3. 年. 7. 月.

(2) 摘要氧化釔為一個高介電係數(~12-18)材料、寬的能隙(5.5 eV)、熱穩定度高，且與矽的相容度很高，但氧化釔容易與矽產生擴散形成界面層造成介電係數的下降。另一方面，由於氧化鋯結晶溫度較低，在高溫製程後會容易有結晶的現象，造成更大的漏電流產生。選擇氧化釔做為基礎，而後摻雜鋯至氧化釔中形成介電層，接著覆蓋一層氮化鋯做為一層阻擋層，希望能減少擴散的產生。最後鍍上一層鈦金屬，在不同溫度的快速熱退火之後，量測該電容器的電性與物性。本研究主要是利用共濺鍍的方式將鋯摻雜於氧化釔層，並且進行 550 oC、 700 oC 和 850 oC 的快速熱退火，接著將鋁電極沉積上去就會形成 Al/Ti/ZrN/Y2O3+Zr/ Y2O3/p-Si 和 Al/Ti/Y2O3+Zr/Y2O3/p-Si 兩種結構。實驗結果顯示摻雜鋯後，會使高介電係數介電層在高溫製程後會有結晶的現象產生，導致薄膜表面較粗糙；覆蓋一層氮化鋯，可以減少擴散現象的發生，但如果氮化鋯的厚度不足，還是會有擴散產生。另外，電性方面，本實驗有量測許多薄膜的電性數據包括在不同的量測溫度下所得到的漏電流值、由 C-V 所得之介電係數、平帶電壓的偏移量、薄膜的漏電流傳導機制等。. 關鍵字：電晶體、高介電係數、氧化釔、氮化鋯. I.

(3) Abstract Y2O3 is a promising high-k (~12-18) material with wide band gap (5.5 eV), stable thermal stability, and low lattice mismatch between Y2O3 and Si. However, it is easy to form the interfacial layer because of the inter-diffusion between Y2O3 and Si, which lowers the dielectric constant. On the other hand, ZrO2 has also been reported that it starts to crystallize after high temperature process due to the low crystallization temperature and hence causes larger leakage current. The dielectric layer is formed by doping Zr into Y2O3, and ZrN is subsequently deposited to the dielectric layer to suppress the inter-diffusion. Finally, metal Ti is deposited to form the gate. Measurement of electrical characteristics and physical properties have been studied for the samples after rapid thermal annealing at different temperatures. In this study, zirconium (Zr) was doped into the Y2O3 layer through co-sputtering before rapid thermal annealing (RTA) at 550 oC, 700 oC, and 850 o. C and Al electrode formation. Two structures were formed: Al/Ti/ZrN/Y2O3+Zr/. Y2O3/p-Si and Al/Ti/Y2O3+Zr/Y2O3/p-Si. The experimental results show that the Zr-incorporated Y2O3 thin film crystallizes and results in a rougher surface after a high temperature process. Moreover, the ZrN layer can suppress inter-diffusion; however, the inter-diffusion still occurs if the ZrN layer is not thick enough. On the other hand, the electrical properties of two structures were also analyzed and compared, including leakage current measured at 300-450 K, dielectric constant, flat-band voltage shift, current conduction behavior, and leakage current mechanism.. Keyword：MOSFET, high-k, Y2O3, ZrN II.

(4) 致謝第一次完成一本著作的感覺，非常不一樣。在寫致謝的同時，也是在我的研究所生涯畫下一個句點。短短的兩年內有不同的感觸，跨過了大學那段青澀的年代，來到研究所遇到了恩師劉傳璽教授。在大學前的觀念就是念書為了考試，考試為了成績；自從跟了劉教授之後，不僅對半導體有更深的認識，也常常從劉教授身上學到了其他生活上的態度以及將來就業的心態，就如同自己的父親一樣。優良的老師和不厭其煩充滿愛心熱情的教導方式，在碩士兩年得到的種種薰陶，也開啟了人生的第二扇大門，很想跟老師您說聲：辛苦了，謝謝您。感謝跟我一起奮鬥念書的同窗，高偉傑專精在不同的領域，透過課業上的交流學到更多的東西；張貫宇代表實驗室到交通大學共同指導，透過每個禮拜的開會時間，學習更多不同的半導體知識；周峻華精通電子產品以及半導體，很感謝時常半夜被我抓來實驗室陪伴，解惑這兩年來所有的疑難雜症。接著感謝學長姐的帶領，從陌生的環境以及同學開始認識，在知識以及看文獻的方面，遇到不懂的地方她們總是可以提點我方向，解決我的問題。也謝謝專題生們以及碩一的兩位學弟(林宜憲、賴禹丞)在我困難的時候會幫助我，讓實驗室的氣氛很活絡，而不是死氣沉沉的一個悶字而已。最後我要感謝我的家人，我老爸雖然已經過世，但是這個人生的經歷使我更堅強，也讓我更加有肩膀可以承擔責任；也感謝我的老媽，回到台中後總是把我照顧的越來越胖，家真的是最好的避風港；還有我遠在美國念博士的高材生哥哥，在我未來人生感到迷惘的時後給我一些方向。最後還有在我高中、大學的好朋友們，在我不順遂的時候會陪著我度過，一路上相輔相成。有你們，我的生活真的很不一樣，在此致上萬分感謝。. III.

(5) 總目錄摘要 .........................................................................................................................I Abstract .................................................................................................................. II 致謝 ...................................................................................................................... III 總目錄 ..................................................................................................................IV 表目錄 ..................................................................................................................VI 圖目錄 ................................................................................................................ VII 第一章緒論 .......................................................................................................... 1 1.1 前言 .......................................................................................................... 1 1.2 研究動機與方向 ...................................................................................... 2 1.3 論文架構 .................................................................................................. 3 第二章文獻探討 .................................................................................................. 4 2.1 金氧半場效電晶體的陷阱電荷 ............................................................... 4 2.2 高介電係數材料 ....................................................................................... 7 2.2.1 高介電係數氧化層材料 HfO2 .................................................... 10 2.2.2 高介電係數氧化層材料 ZrO2 .................................................... 15 2.2.3 高介電係數氧化層材料 Y2O3 .................................................... 26 2.2.4 高介電係數氧化層材料 La2O3................................................... 31 2.3 MOS 電容器漏電流機制特性與分析 ................................................... 36 2.3.1 蕭基發射 ...................................................................................... 36 2.3.2 普爾-夫倫克爾發射 .................................................................... 38 2.4 總結 ......................................................................................................... 40 第三章實驗設計 ................................................................................................ 41 3.1 實驗原理 ................................................................................................. 42 IV.

(6) 3.1.1 濺鍍原理 ...................................................................................... 42 3.1.2 快速熱退火 (Rapid thermal annealing) ...................................... 44 3.2 實驗過程與實驗參數 ............................................................................. 46 3.3 電性測量以及物性測量 ......................................................................... 48 3.3.1 原子力顯微鏡 (Atomic Force Microscope, AFM ) .................... 49 3.3.2 穿透式電子顯微鏡 ( Transmission Electron Microscope, TEM) ............................................................................................................... 50 3.4 總結 ......................................................................................................... 52 第四章結果與討論 ............................................................................................ 53 4.1 電性量測分析 ........................................................................................ 53 4.1.1 電流-電壓(I-V)之電性量測 ........................................................ 53 4.1.2 電容-電壓(C-V)之電性量測 ...................................................... 59 4.2 物性量測分析 ......................................................................................... 66 4.2.1 原子力顯微鏡 (Atomic Force Microscope, AFM ) ................... 66 4.2.2 穿透式電子顯微鏡 (Transmission Electron Microscope, TEM ) ............................................................................................................... 72 4.2.3 X 光繞射儀 ( X-ray diffraction, XRD) ....................................... 76 4.3 漏電機制分析 ......................................................................................... 83 4.3.1 蕭基發射(Schottky emission)漏電流機制 .................................. 83 4.3.2 普爾-夫倫克爾發射(Poole-Frenkel emission)漏電流機制 ........ 88 第五章結論與未來展望 .................................................................................... 93 5.1 結論 ........................................................................................................ 93 5.2 未來展望 ................................................................................................ 95 參考文獻 .............................................................................................................. 96. V.

(7) 表目錄表 2-1 高介電係數與傳統 SiO2 的介電係數比較 ............................................... 8 表 2-2 PDA 與 PMA 後的電性與物理的結果 ................................................... 35 表 3-1 Ti/ZrN/Y2O3+Zr/Si 結構參數表 ............................................................. 47 表 4-1 四種試片結構，三種退火溫度，外加電壓-1.5 V 時的漏電流(A/cm2) .............................................................................................................................. 54 表 4-2 四種不同試片結構，利用電容值計算出的介電常數和有效氧化層厚度 .............................................................................................................................. 65 表 4-3 利用 AFM 所量測出四個不同結構下的表面粗糙度一覽表 ................ 66 表4-4 氮化鋯結構下，RTA溫度850 ℃，對圖4.25五個點EDS成份分析 .............................................................................................................................. 73 表4-5 無氮化鋯結構，RTA 溫度850 ℃，對圖4.27五個點EDS成份分析 .............................................................................................................................. 75 表 4-6 在結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN)的介電係數和能障 .. 86 表 4-7 結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 的介電係數和能障 ............ 87 表 4-8 結構 Al/Ti/Y2O3+Zr(6 W)/Y2O3/Si (沒 ZrN)以及條件下的介電係數和能障 .............................................................................................................................. 91 表 4-9 結構 Al/ Ti/ ZrN/ Y2O3+Z/ Y2O3/ Si 以及條件下的介電係數 .............................................................................................................................. 91 表 4-10 結構 Al/ Ti/ ZrN/ Y2O3+Z/ Y2O3/ Si 以及條件下的能障大小 ............ 92. VI.

(8) 圖目錄圖 2-1 氧化層缺陷電荷分佈圖 ............................................................................. 5 圖 2-2 Deal triangle(笛爾三角形) ......................................................................... 7 圖 2-3 高介電係數材料之介電係數與能隙關係圖 ............................................. 9 圖 2-4 CET 和漏電流在不同的金屬 Hf 沉積厚度下的趨勢 ............................ 10 圖 2-5 不同的 Hf 沉積厚度所對映到的氧化層以及介面層的厚度 ................ 12 圖 2-6 不同 Hf 沉積厚度的 TEM 圖。tHf = (a) 0, (b) 1.3, (C) 2.6, and (d) 3.9 nm. .............................................................................................................................. 12 圖 2-7 左邊為 HfO2 的結晶溫度 XRD 圖；右邊為摻雜不同濃度的 La 在 HfO2 中的結晶溫度 XRD 圖 ........................................................................................ 13 圖 2-8 漏電流與 EOT 在不同閘極介電係數材料(HfO2 和 HfLaO)關係圖 ..... 14 圖 2-9 在 Pt/ZrO2/p-Si 結構中，EOT 為 10.6 Å與 13.8 Å時的漏電流 ............. 15 圖 2-10 結構 Pt/ZrO2/p-Si 退火溫度 700oC 後的 TEM .................................... 16 圖 2-11 在 Si 基板上沉積約 50Å 厚的 Zr-silicate(12%Zr)，經過 800oC 的高溫熱退火後再通入 N2 30 秒 ................................................................................... 17 圖 2-12 Zr-silicate 中 Zr 的含量與 k 值的曲線 ................................................. 18 圖 2-13 結構 ZrO2/Zr-silicate/Si 的能障圖 ......................................................... 19 圖 2-14 閘極的電流值(a)在 PLD-ZrO2 結構(b)在 Sputter-ZrO2 結構在閘極加上正電和負電所測量的電流值以及能障分別為(~0.8eV)以及能障(~1.0eV) ..... 19 圖 2-15 ZrO2 在退火溫度 500 oC 情況下的 ID-VG 轉移特性曲線圖 ................ 21 圖 2-16 在退火溫度為 850 oC 時(a)ZrO2(b)ZrLaO 的 TEM 圖 ........................ 22 圖 2-17 (a)退火溫度 650oC 的 ZrO2(b)退火溫度 850 oC 的 ZrO2(c) )退火溫度 850 o. C 的 ZrLaO 的 XRD 圖 ...................................................................................... 23. VII.

(9) 圖 2-18 在高頻(1MHz)下 Al/ZrLaO/Si 和 Al/ZrO2/Si 的電容-電壓圖 ............ 24 圖 2-19 在退火溫度為 1025oC 時，ZrO2 與 HfO2 的 TEM 圖 ......................... 25 圖 2-20 在沉積 Y2O3 後進行 650 oC 熱退火(a)通入 Ar 氣體(b)通入 O 氣體 TEM 圖 .......................................................................................................................... 26 圖 2-21 Y2O3 在不同退火溫度下的 XRD 圖 ..................................................... 28 圖 2-22 在不同退火溫度下，Y2O3 的介電係數改變 ........................................ 29 圖 2-23 Y2O3 在熱退火前和熱退火後的電容-電壓(C-V)圖 ............................ 30 圖 2-24 在不同的退火溫度以及添加的氣體(a)氮氣(b)氧氣下的物理厚度 ... 32 圖 2-25 在退火溫度為 300oC 時，在氧化層 La2O3 和 Si 基板之間會形成一介面層 La-silicate .................................................................................................... 33 圖 2-26 在 PDA 退火時通入(a)氮氣(b)氧氣的情形下，EOT 與物理薄膜厚度的關係圖 .............................................................................................................. 33 圖 2-27 在 PDA 300oC 以及 PMA 300oC 後與未退火的 La2O3 電容-電壓(C-V) 圖 .......................................................................................................................... 35 圖 2-28 蕭基發射漏電機制下，電子越過氧化層能障示意圖 ......................... 37 圖 2-29 普爾-夫倫克爾發射漏電機制下，電子從氧化層陷阱電荷越過能障示意圖 ...................................................................................................................... 39 圖 3-1 本次試驗所製備的試片示意圖 ............................................................... 41 圖 3-2 共鍍濺鍍系統 ........................................................................................... 43 圖 3-3 快速熱退火爐 ........................................................................................... 45 圖 3-4 製作試片流程圖 ....................................................................................... 46 圖 3-5 小台為量測 C-V 之 Agilent E4980，大台為量測 I-V 之 AgilentB1500A .............................................................................................................................. 48 圖 3-6 量測變溫 I-V 之升溫器 ........................................................................... 48 圖 3-7 量測電性儀器內部放置試片設備圖 ....................................................... 49 VIII.

(10) 圖 3-8 原子力顯微鏡之示意圖 ........................................................................... 49 圖 3-9 高解析穿透式電子顯微鏡 ....................................................................... 51 圖 4-1 試片結構 Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 54 圖 4-2 試片結構 Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 55 圖 4-3 試片結構 Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 在不同退火溫度下之 I-V 圖 .............................................................................................................................. 55 圖 4-4 試片結構 Ti/ Y2O3+Zr(3 W)/ Y2O3/ Si(沒 ZrN 層)在不同退火溫度下之 I-V 圖 .................................................................................................................... 56 圖 4-5 RTA 溫度 550 oC，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 56 圖 4-6 RTA 溫度 700 oC，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 57 圖 4-7 RTA 溫度 850 oC，直流功率 3、6、9 W(不同鋯的摻雜濃度)的 I-V 圖 .............................................................................................................................. 57 圖 4-8 直流功率 6 W，RTA 溫度 550 oC，有或無 ZrN 層的 I-V 圖.............. 58 圖 4-9 直流功率 6 W，RTA 溫度 700 oC，有或無 ZrN 層的 I-V 圖.............. 58 圖 4-10 直流功率 6 W，RTA 溫度 850 oC，有或無 ZrN 層的 I-V 圖............ 59 圖 4-11 結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 時，不同退火溫度下之 C-V 圖 .......................................................................................................................... 60 圖 4-12 結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 時，不同退火溫度下之 C-V 圖 .......................................................................................................................... 61 圖 4-13 結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 時，不同退火溫度下之 C-V 圖 .......................................................................................................................... 61 IX.

(11) 圖 4-14 結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si 時(無 ZrN)，不同退火溫度下之 C-V 圖 .................................................................................................................. 62 圖 4-15 結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si 時(無 ZrN)，不同退火溫度下之 C-V 圖 .................................................................................................................. 62 圖 4-16 在相同 RTA 溫度 700 oC 下，有 ZrN 層之三個不同 DC 功率下之 C-V 圖 .......................................................................................................................... 63 圖 4-17 在相同 RTA 溫度 850 oC 下，有 ZrN 層之三個不同 DC 功率下之 C-V 圖 .......................................................................................................................... 63 圖 4-18 比較有或無 ZrN 層下，RTA 溫度 550 oC 所量測之 C-V 圖 ............. 64 圖 4-19 比較有或無 ZrN 層下，RTA 溫度 700 oC 所量測之 C-V 圖 ............. 64 圖 4-20 比較有或無 ZrN 層下，RTA 溫度 850 oC 所量測之 C-V 圖 ............. 65 圖 4-21 結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 oC (b) 700 oC (c) 850 oC 時量測之 AFM 圖 .................................................................. 68 圖 4-22 結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 oC (b) 700 oC (c) 850 oC 時量測之 AFM 圖 .................................................................. 69 圖 4-23 結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 時，RTA 溫度為(a) 550 oC (b) 700 oC (c) 850 oC 時量測之 AFM 圖 .................................................................. 70 圖 4-24 結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN 層)時，RTA 溫度為(a) 550 ℃(b) 700 oC (c) 850 oC 時量測之 AFM 圖 ....................................................... 71 圖 4-25 有氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖，EDS 分析 1 到 5 .............................................................................................................................. 72 圖 4-26 有氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖(放大) .............. 73 圖 4-27 無氮化鋯結構，RTA 溫度 850 ℃，TEM 的切面圖，EDS 分析 1 到 5 .............................................................................................................................. 74 圖 4-28 無氮化鋯結構下，RTA 溫度 850 ℃，TEM 的切面圖(放大) .......... 74 X.

(12) 圖4-29 (a)結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 在RTA溫度為550 oC .............................................................................................................................. 77 圖 4-29 (b)結構 Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 在 RTA 溫度為 700 oC. .............................................................................................................................. 77 圖4-29 (c)結構Al/ Ti/ ZrN/ Y2O3+Zr(3 W)/ Y2O3/ Si 在RTA溫度為850 oC .............................................................................................................................. 78 圖 4-30 (a)結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 在 RTA 溫度為 550 oC .............................................................................................................................. 78 圖 4-30 (b)結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 在 RTA 溫度為 700 oC .............................................................................................................................. 79 圖 4-30 (c)結構 Al/ Ti/ ZrN/ Y2O3+Zr(6 W)/ Y2O3/ Si 在 RTA 溫度為 850 oC .............................................................................................................................. 79 圖 4-31 (a)結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 在 RTA 溫度 550 oC .............................................................................................................................. 80 圖 4-31 (b)結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 在 RTA 溫度 700 oC .............................................................................................................................. 80 圖 4-31 (c)結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 在 RTA 溫度 850 oC .............................................................................................................................. 81 圖 4-32 (a)結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) 在 RTA 溫度為 550 oC. .............................................................................................................................. 81 圖 4-32 (b)結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) 在 RTA 溫度為 700 oC. .............................................................................................................................. 82 圖 4-32 (c)結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN) 在 RTA 溫度為 850 oC .............................................................................................................................. 82 圖 4-33 在結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN)的 ln(J/T2)與 E1/2 作圖 .............................................................................................................................. 83. XI.

(13) 圖 4-34 在結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN)的 ln(J/T2)與 1000/T 作圖 .............................................................................................................................. 84 圖 4-35 在結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 的 n(J/T2)與 E1/2 作圖 .. 84 圖 4-36 在結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 的 ln(J/T2)與 1000/T 作圖 .............................................................................................................................. 85 圖 4-37 在結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN)的 ln(J/E)與 E1/2 作圖 .............................................................................................................................. 88 圖 4-38 在結構 Al/ Ti/ Y2O3+Zr(6 W)/ Y2O3/ Si (沒 ZrN)，取中電場的數值曲線圖 ...................................................................................................................... 89 圖 4-39 在結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si 的 ln(J/E)與 E1/2 作圖 ... 89 圖 4-40 在結構 Al/ Ti/ ZrN/ Y2O3+Zr(9 W)/ Y2O3/ Si，取中電場的數值曲線圖 .............................................................................................................................. 90. XII.

(14) 第一章緒論 1.1 前言由於電子元件在軍事和民生上有大量的需求，而半導體則是此電子工業的基礎。半導體(semiconductor)導電特性介於金屬和絕緣體之間，常用到的材料為矽元素，不僅在自然界中的成分含量高且成本較低。當積體電路科技進展到特大型積體電路 (Ultra Large Scale Integration, ULSI) 時，跟隨著摩爾定律 (Moore’s law)，元件的單位面積也隨之下降，連帶著通道長度的縮短。在這種情況之下會衍生出許多的短通道效應 (short channel effect)，如臨界電壓下滑 (threshold voltage roll-off) 、汲極引起的能隙下降 (drain-induced barrier lowering)以及貫穿 (punch-through)等問題。現在的半導體技術面臨了許多重大的挑戰，許多傳統所使用的材料已不適合使用，例如尋找新的高介電係數氧化層材料，用來取代傳統材料二氧化矽，現今已有許多材料被提出，例如：Y2O3、ZrO2、La2O3、TiO2、HfO2 等。在此篇論文中我們將製作電容器去探討高介電係數氧化層的電性與物性以及更深入研究其介電係數和能障的改變。. 1.

(15) 1.2 研究動機與方向隨著 MOS 元件微縮，傳統的氧化層材料二氧化矽會有漏電流過大的問題已經無法負荷，因此利用高介電係數材料取代二氧化矽氧化層是必須的。透過文獻可知，高介電係數材料電性介電係數高和較窄的能隙，可以有效的降低漏電流使得元件的可靠度得到了改善。從文獻中得知在許多高介電係數的材料之中，選擇了氧化釔 (Y2O3)來當做閘極氧化層。由於其氧化釔具有很好的熱穩定性、不錯的介電常數以及很大的能隙高，所以較合適拿來取代傳統的氧化層材料二氧化矽。本研究則會針對摻雜的方式，以及堆疊順序的不同，探討電性及物性，並且比較不同堆疊順序的特性及機制。研究的方向為以 P 型矽 (p-type Si)做為半導體基板，再者主要針對高介電係數材料氧化釔摻雜鋯(zirconium, Zr)當作氧化層，接著利用鈦(titanium, Ti)做為金屬閘極堆疊的金氧半電容器架構。之後在閘極和氧化層之間加上一層氮化鋯(ZrN)，此舉為將氮化鋯層當做阻擋層(capping layer)以抑制擴散現象發生。再利用儀器去測量出電容器的電性和物性，電性上分為漏電流量測(I-V)及電容-電壓量測(C-V 圖)，物性上則是分為 XRD、AFM、TEM 去做量測分析，將針對其漏電流、電容值及薄膜性質去做討論。接著利用電性所得到的結果，進行漏電流傳導機制的探討。而所使用的傳導機制主要是針對 Schottky emission 和 Poole-Frenkel emission 這兩個漏電流機制來進行討論，主要是希望能夠了解在摻雜 Zr 的有無以及多寡分別做不同的退火溫度之後，利用量測到的漏電流以及電容值來了解其結構的能障高度以及介電係數變化。. 2.

(16) 1.3 論文架構本論文總共分為五個章節，緒論為描述本論文的研究方向以及研究動機，歸類在第一章。透過現今的趨勢以及背景，再透過熱門探討使用的材料做為本實驗的運用。在第二章裡，針對 MOS 電容器作簡單介紹以及電晶體的運作方式，透過各種不同的高介電係數材料取代傳統 Si 材料作為分析以及結果的探討，不同的結果以及圖形的趨勢分析為文獻回顧的精華。在最後於電容器內部所可能產生的缺陷電荷還有幾種常見的漏電流機制做一個詳細的整理。而在第三章對本論文所使用到的機台設備以及製程方法、原理、實驗流程等詳細介紹。搭配不同的電性以及物性的數據，再加上文獻回顧的半導體結果圖做為圖形的佐證。在第四章中由兩種不同堆疊順序的結構利用 XRD、 AFM、I-V、C-V 等互相比較差異性、優劣結果，並且利用 Schottky emission 以及 Poole-Frenkel emission 漏電流機制找出能障高低不同來說明對漏電流的影響。最後，在第五章總結對兩種不同堆疊結構所實驗出的電性以及物理性質來說明，並且探討以及推測實驗數據的結果趨勢，以及造成的原因和第二章的文獻結果做比較。. 3.

(17) 第二章文獻探討近幾年來，3C 產品如雨後春筍般湧現，隨著科技越來越發達，我們所製造的電子用品也越來越新穎。隨著年代的精進，現今的科技產品已經漸漸微小化，放在手機、平板、電視等等裡的元件也越做越小。但是在這微小的元件裡，我們所探討的是實用性與效能，這正是本章所研究的主要重點。由於金氧半場效電晶體俱有極小的面積，且擁有低消耗功率以及高製造良率的優點，在科技業上已經被廣泛運用到電子元件。微小的電子元件裡，我們添加了一些金屬使氧化層的介電係數提高(例如：Hf、La、Zr、Y 等等材料)，運用高介電係數(high-k)的氧化層，使在電晶體內能達到相同的效能以及較小的尺寸，在奈米級的晶圓上也能達到理想的良率。然而，縮小了晶圓的尺寸也會造成許多問題(漏電流、氧化層陷阱電荷等等)，因此我們在這也簡單介紹金氧半場效電晶體裡的陷阱電荷問題以及 high-k 氧化層的特性。. 2.1 金氧半場效電晶體的陷阱電荷微小的電子元件製作難度很高，並不能完美的製作晶圓，總會有一些缺陷殘留在電晶體裡，尤其是在半導體與氧化層之間的界面以及氧化層內部最為影響。此缺陷不僅僅會影響特性，甚至會造成電晶體無法運作。而這些缺陷基本上可以分為以下四種[1]：氧化層陷阱電荷(oxide trapped charge, Qot)、界面之陷阱電荷(interface trapped charge, Qit)、固定氧化層電荷(fixed oxide charge, Qf)以及移動式離子電荷(mobile ionic charge, Qm)，圖 2-1 為此四種電荷可能存在的位置。 (1) 氧化層陷阱電荷：如圖 2-1 所示，氧化層陷阱電荷可能存在於氧化層中的任何位置，這些陷阱很可能來自氧化層中的缺陷。氧化層陷阱電荷一開始是不帶電的，一旦他捕捉到電子或電洞就會使氧化層陷阱帶正電或負電，這些陷阱電荷通常為. 4.

(18) 製程過程中造成的缺陷所形成，此缺陷也會影響元件的可靠度或是臨界電壓。我們可以藉由氧化製程來改善此缺陷，抑或是經由適當的退火溫度來調整。. 圖 2-1 氧化層缺陷電荷分佈圖[2]. (2) 界面之陷阱電荷：界面的陷阱電荷主要位於矽基板與氧化矽的交界處，如圖 2-1，產生此陷阱電荷的原因通常為矽原子未完全氧化所形成的懸空鍵(dangling bond)，或是元件運作過程中損耗所形成，經由熱載子效應進入到氧化層的電子或電洞會被捕獲而帶正電或負電。我們可以藉由加入氫或氮和氫的混合氣體 (forming gas)進行低溫熱退火，讓未完全氧化的矽原子和氫產生鍵結，形成 Si-H 修補懸空鍵結。或者改用低缺陷密度的基板進行製程，以降低界面的陷阱電荷濃度。. 5.

(19) (3) 固定氧化層電荷：固定氧化層電荷位置固定於二氧化矽與靠近矽基板的氧化矽間，其主要位於氧化層內部，如圖 2-1。影響此電荷的主要原因通常為製程中的氧化速度、氧化方式、氧化溫度以及晶體方向等等。一般矽在進行氧化形成二氧化矽的過程中，氧氣或是水蒸氣必須擴散與成長氧化層底下的矽。但是在此過程如果為繼續供予氧氣，一些離子化的矽會持續存在在介面處，形成固定氧化層電荷，此時氧化層電荷帶正電且為固定在界面處的片電荷(sheet of charge)。圖 2-2 為笛爾三角形(deal triangle)，由此圖可以看出我們可以藉由高溫的退火來降低氧化層電荷。 (4) 移動式離子電荷：移動式離子電荷存在於氧化層各個地方，產生的主要原因是在製程中些許鹼金屬離子引入氧化層，特別在高溫的製程條件下以及製程技術的環境潔淨度，都會影響鹼金屬的導入，造成元件的不穩定性。為避免此情況發生，在製程中我們可以通入少量含氯的氣態化合物，此方式我們稱為 RCA 清洗方式。其目的為透過氯氣可以吸附鹼金屬離子，使其呈中性，對 MOS 的元件不造成影響。. 6.

(20) 圖 2-2 Deal triangle (笛爾三角形)[3]. 2.2 高介電係數材料由於遵循著摩爾定律 (Moore's Law)元件尺寸不斷縮減，縮短了元件的通道長度，但是此做法會造成臨界電壓下滑(threshold voltage roll-off)。當元件的尺寸縮小時，閘極長度縮小產生的短通道效應(short channel effect)日趨嚴重，因此閘極氧化層的厚度必須同時縮減，但這將造成此絕緣層薄膜的絕緣能力變差，導致元件的漏電流。為了保持元件的高效能特性，我們透過公式 2.1 和 2.2 可知，我們可以藉由兩種方法來提升氧化層電容值進而提升我們的飽和電流。 𝐶𝑜𝑥 =. 𝜀𝑜𝑥. (2.1). 𝑡𝑜𝑥. I𝐷𝑠𝑎𝑡 =. 1 2. μn Cox. W L. (VG − VT )2. (2.2). 其中𝐶𝑜𝑥 為閘極氧化層電容，εox 為閘極氧化層介電係數，tox 為閘極氧化層的厚度 7.

(21) IDsat 為飽和汲極電流，μ為電子遷移率 (electron mobility)，L 為電晶體通道長度，W 為電晶體通道寬度，VG 為閘極偏壓，VT 為臨界電壓。如(2.1)以及(2.2) 中，為了達到高性能元件的目的，我們可以(1)縮小閘極氧化層的厚度，來讓閘極氧化層的電容增加。然而這種做法，容易造成閘極的漏電流直接穿隧 (direct tunneling)，而漏電流的產生又會使元件耗損甚至破壞元件而無法正常的運作。(2)提高閘極氧化層的介電係數藉此改變閘極氧化層的電容，我們能將閘極氧化層摻入一些金屬來提高閘極氧化層的介電係數，又可以稱之為 High-k 材料如氧化鉿(HfO2) [4]、氧化鋯薄膜(ZrO2) [5]、氧化鑭薄膜(La2O3) [6] 等等材料取代傳統的二氧化矽材料皆有被探討如圖 2-3 及表 2-1，這是本章研究的重點。. 表 2-1 高介電係數與傳統 SiO2 的介電係數比較[7] 材料. 介電係數(K). 能障(eV). SiO2. 3.9. 8.9. Si3N4. 7. 5.1. Al2O3. 9. 8.7. Y2 O3. 15. 5.6. La2O3. 30. 4.3. Ta2O5. 26. 4.5. TiO2. 80. 3.5. HfO2. 25. 5.7. ZrO2. 25. 7.8. 8.

(22) 圖 2-3 高介電係數材料之介電係數與能隙關係圖[8] 在得到氧化物的介電係數之後，我們可以再利用公式 2.3 及 2.4 來算出等效氧化層厚度 (equivalent oxide thickness, EOT)或是等效電容厚度(capacitance equivalent thickness, CET)[9]做為指標。 EOT = CET =. 𝜀𝑆𝑖𝑂2 𝜀𝑜𝑥𝑖𝑑𝑒. × 𝑡𝑜𝑥𝑖𝑑𝑒. (2.3). 𝜀0 ×𝑘𝑠𝑖𝑜2 ×𝐴. (2.4). 𝐶𝑜𝑥. (2.3)中的𝜀𝑆𝑖𝑂2 為傳統二氧化矽的介電係數(~3.9)，𝜀𝑜𝑥𝑖𝑑𝑒 為我們所得到的氧化層介電係數，為氧化層的厚度；(2.4)中𝜀0 為在真空狀態下的介電係數值，k 𝑠𝑖𝑜 2 為傳統二氧化矽的介電係數，𝐴為閘極的面積。因此使用高介電係數材料可在不影響電荷的儲存量下增加閘極氧化層的厚度，解決因厚度降低所引起的各項問題。. 9.

(23) 2.2.1 高介電係數氧化層材料 HfO2：現今 High-k 材料被廣泛的運用在 45nm 的晶片上面，成為大家熱烈的研究與討論[5]，添加 Hf 進入閘極氧化層形成 HfO2 閘極氧化層用其特性操作在元件上。HfO2 有很高的介電係數 (~20-30) [10-11]和相當大的能隙(~5.7eV) [12-13]，HfO2 高的能帶差特性能擁有較大的能障阻止電子輕易的越過[14]。不僅如此，在矽基板上他亦有高的熱穩定度和低的界面陷阱電荷[15]；然而， HfO2 有較大的臨界電壓 (threshold voltage, VT)[5] 以及較低的結晶溫度 (crystallization temperature)(~500o)[16]，這對在製作晶片過程是不好的現象。在結晶後的氧化層，電子會容易穿隧導電形成較大的漏電流，因此我們會再次添加一些金屬 Si、N、Al、La 或 Ti 等等與 HfO2 做結合[17]來改變結晶溫度。. 圖 2-4. CET 和漏電流在不同的金屬 Hf 沉積厚度下的趨勢[18]. 10.

(24) 在 2002 年，K.Yamamoto 等人以純的 Hf 電子槍來沉積一層 Hf，接著再利用了濺鍍的方式以及通氧氣製作 Hf 的氧化物[18]，厚度約為 1.3nm，在 HfO2 氧化層下形成一層 Hf 的金屬層之後研究其結構特點和表面形態的變化。文獻中談到，他控制了沉積的 Hf 金屬厚度來測量 Hf 的多寡以及對漏電流和 CET 的改變作一個探討，圖 2-4 為 CET 和漏電流在不同的 Hf 厚度條件下的曲線。由圖 2-4 我們可以知道，當 HfO2 固定的時候，適當的沉積 Hf(~1.4nm)會讓 CET 跟著下降到最低值(~1.3nm)且漏電流下降近一個層級。也就是說，我們可以知道 HfO2/Hf 的電容值比沒有沉積的 Hf 的電容值要來的高；再透過(2.1) 與(2.3)來看，我們可以用已知的氧化層厚度和氧化層電容值發現 HfO2/Hf 的介電係數比沒有沉積 Hf 的介電係數要來的高。再者我們可以由圖 2-5 的曲線和圖 2-6 的 TEM 來看，未沉積 Hf 由於擁有高能障的介面層(interfacial layer) 較厚，電子不容易越過能障，導致漏電流較低；然而沉積更多的 Hf 達到適當值之後，雖然氧化層的物理厚度增加導致漏電流降低，但是由於氧化層物理厚度的增加，氧原子不易與 Si 做結合形成 SiO2，以至於介面層的厚度變小。. 11.

(25) 圖 2-5 不同的 Hf 沉積厚度所對映到的氧化層以及介面層的厚度[18]. 圖 2-6 不同 Hf 沉積厚度的 TEM 圖。tHf = (a) 0 (b) 1.3 (c) 2.6 (d) 3.9 nm[18]. 12.

(26) HfO2 摻雜 La 上述提到雖然 HfO2 的介電常數較來的高，但是結晶溫度不高造成閘極氧化層易在高溫熱退火的情形下結晶，導致閘極漏電流的增加。為了改善這個結晶溫度所帶來的問題，在 2006 年時，X.P.Wang 等人利用了濺鍍的方式在常溫下將 HfO2 和 HfLaO 兩個 High-k 材料沉積在 Si 基板上，厚度約為 400nm，並且在 600oC 的退火溫度下通入氮氣約 30 秒。之後再覆蓋一層 HfN(~50nm)和 TaN(~100nm)或者 TaN(~100nm)沉積在上。他認為在多摻雜 La 進入 HfO2 能有效的改善結晶溫度，所以在相同的情況與結構下用 XRD (X-Ray Diffraction) 機台掃描其在結晶情形，如圖 2-7[19]。由圖 2-7 中可以明顯看到，在未摻雜金屬 La 的情形下，溫度達到 600oC 已經出現有結晶的情形；反觀加入 La 的 HfO2 形成的 HfLaO，雖然摻雜的濃度不一樣，但是還是很明顯的提升到 900oC 才出現結晶情形，故得知摻雜 La 等金屬有助於提升高介電係數材料的結晶溫度。. 圖 2-7 左邊為 HfO2 的結晶溫度 XRD 圖；右邊為摻雜不同濃度的 La 在 HfO2 中的結晶溫度 XRD 圖[19] 13.

(27) 在同年，X.P.Wang 等人也用同樣的結構去做電流-電壓以及電容-電壓等的電性比較[20]，不僅如此也利用了 EOT 和漏電流去做了一些探討，如圖 2-8。圖 2-8 中，已 Poly-Si/SiO2 為比對組來看，很明顯的 HfO2 和摻有 La 的 HfLaO 漏電流都較比對組來的小，在摻雜 15%La 和摻雜 50%La 之間又以摻雜 15%La 的 HfLaO 漏電流較理想。然而在比較 HfO2 和 HfLaO 可以發現， HfO2 沒有摻雜 La 的情形相同的 EOT 下漏電流反而較小。綜合以上的結果可知，雖然使用 HfO2 為氧化層時的漏電流會較小一點，但是 HfLaO 能有效改善結晶溫度的提高，在效益的平衡之下 HfLaO 仍然是較為理想的。. 圖 2-8 漏電流與 EOT 在不同閘極介電係數材料(HfO2 和 HfLaO)關係圖[20]. 14.

(28) 2.2.2 高介電係數氧化層材料 ZrO2： ZrO2 擁有良好的高介電常數(~19-25)[21]，寬的能隙(5.1-7.8eV)[22]，除此之外在 2000 年時，W. J. Qi 等人發現 ZrO2 沉積在 Si 基板上(~25-80 Å)擁有較薄的 EOT(<11Å)和在偏壓-1.5V 時有低的漏電流(1.9x10-3 A/cm2)[23]如圖 2-9。文獻中表示因為高的介電係數 ZrO2 氧化層讓物理厚度增加，這使通道內電子直接穿隧的影響減小；此外 ZrO2 的高能障也能讓電子無法輕易越過，因而使漏電流減小。透過 TEM 圖 2-10 更能清楚看到，經過高溫退火(700oC) 後的非結晶 ZrO2 的結構讓電子不易通過，比起傳統的氧化層 SiO2 有效的提高結晶溫度。然而文獻提到底下因腔體內過量的氧氣和 Si 基板形成 SiO2 厚度為約 9 Å的介電層，這層介電層能讓 ZrO2 與 Si 基板不產生化學反應生成 Zr 的矽化物。但若未添加氧氣使得介電層的成長，ZrO2 在高溫下還是有可能會形成 Zr 的矽化物，在此我們可以透過其他的文獻去探討。. 圖 2-9 在 Pt/ZrO2/p-Si 結構中，EOT 為 10.6 Å與 13.8 Å時的漏電流[23]. 15.

(29) 圖 2-10 結構 Pt/ZrO2/p-Si 退火溫度 700 oC 後的 TEM[23] 呈上述所說，不像其他的高介電係數材料，ZrO2 具有高的熱穩定性[24]，且文獻中提到，在退火溫度為 700-880 oC 時，ZrO2 表面與 Si 基板的反應已被前人探討。然而在高溫熱退火的情形下，ZrO2 會與 Si 基板結合成 ZrSixOy，因此在 2000 年 W. J. Qi 等人直接利用了 Zr (99.7%純)和 Si 過程中再通入氬氣和氧氣直接沉積在 Si 基板上[25]。為了避免在過程中 SiO2 會在氧化層裡沉積，所以保持了 Zr 的最大化學劑量使其成為 ZrSiO4 以阻止沉積，等 Zr 的矽化鹽類結合後，再做進一步的電性與物性的測量分析。透過 TEM 圖 2-11 可以看到，在經過高退火溫度 800 oC 後通入氮氣 30 秒，可以看到 Zr 的矽化物呈現穩定，且沒有結晶的情形；此外，我們由圖亦可以明顯的看出 Zr-silicate 呈現單一層，且在與 Si 之前有良好的介面層。. 16.

(30) 圖 2-11 在 Si 基板上沉積約 50Å 厚的 Zr-silicate(12%Zr)，經過 800 oC 的高溫熱退火後再通入 N2 30 秒。[25] 接著，測量了氧化層的介電常數發現，介電常數會隨著 Zr 的增加而增加如圖 2-11。理想的數值為在約含量為 15%的 Zr 矽化物下，有文獻提到約為 12.7[26]。所以經由圖 2-12 的結果表示，此篇很接近理想的介電常數數值。綜合以上所得知，Zr 雖然在高溫時會與 Si 形成矽化物，但是經過實驗得證此矽化物比傳統 SiO2 在不增加 EOT 的情形下，也能達到漏電流降低以及高溫的熱穩定性，且最重要的是在此氧化層中，他亦能減少介面的陷阱電荷和在高溫下(>1000 oC)仍保持非結晶相，使得漏電流降低。然而，Zr-silicate 氧化層並沒有比 ZrO2 氧化層來的好，2000 年 Takeshi Yamaguchi 他所用的 PLD-ZrO2 (ZrO2/Zr-silicate/Si) 和濺鍍 ZrO2 (ZrO2/Si)兩種結構測試來看[27]，以能障圖 2-13 來看，Zr-silicate 的能障來的比 ZrO2 小，也就是說兩個相較起來，純以 Zr-silicate 當氧化層時電子更容易越過。再者透過漏電機制圖 2-14 來比較兩者不同的電子能障就更清楚看到，在 ZrO2/Zr-silicate/Si 的結構上很明顯的能障小了點；然而若以 EOT 為主要來看， 17.

(31) 在 ZrO2/Zr-silicate/Si 的結構上 EOT 較小，表示其介電係數較高。所以雖然會形成 Zr 矽化物降低能障，但是綜合而言還是拉高了介電常數(~11)，亦改善了 SiO2 結晶的缺點。. 圖 2-12 Zr-silicate 中 Zr 的含量與其 k 值的曲線[27]. 18.

(32) 圖 2-13 結構 ZrO2/Zr-silicate/Si 的能障圖[27]. 圖 2-14 閘極的電流值(a)在 PLD-ZrO2 結構(b)在 Sputter-ZrO2 結構在閘極加上正電和負電所測量的電流值以及能障分別為(~0.8eV)以及能障(~1.0eV)[27] 然而在電流方面，由 2007 年 C. H. Liu 等學者利用 Al/ZrO2/p-Si 結構來探討 ZrO2 電性[28]。利用了 RF 磁控濺鍍，在室溫下沉積在 Si 基板上約 26nm 的晶片，且固定通道約為寬 100μm 和長度約為 3~40μm 探討其輸出特性 19.

(33) (IDS-VDS)及轉移特性(IDS-VGS)和次臨界特性(Subthreshold Characteristics)曲線。簡易來說，輸出特性能用公式(2.2)來看。若欲有汲極電流 ID 之產生，則必須要有通道形成，也就是說需滿足閘極偏壓大於臨界電壓之條件，可以藉由調整外加閘極電壓 VG 可以控制金氧半場效電晶體之汲極電流，此方法為在積體電路中之電晶體元件用做為開關的重要關鍵技術。再來所謂的次臨界特性，主要用以描述開關 (Switch) 的開啟 (ON) 與關閉 (OFF) 的特性；並定義一次臨界斜率 (Subthreshold Slop, S.S.)。由結果圖 2-14 來看，理想的次臨界斜率約為 60 mV/dec~120 mV/dec [1]，此時的次臨界斜率為 117 mV/dec，這表示當 VG 改變 117 mV 將致使次臨界電流 ID 改變一個數量級，由公式 2.5 我們又能知道 S.S.即為次臨界特性曲線斜率之倒數值，因此欲得到越好的開關特性，次臨界斜率要越小越好 S. S. ≡. ∂VG. (2.5). ∂(logID ). 然而由文獻得知，當 VD=0.05V 時，他的 ION/IOFF 值約為 105~106 且 ZrO2 在 500 oC 熱退火未結晶的情形下，是一個良好的電流開關。IOFF 表示為在 VG 為 0 的情形下，所量測到的汲極電流；而 ION 為在 VG=VDD 時所測量的汲極電流。再由此圖可以知道 VT 約為-0.5V，然而 VT 太小亦會造成可觀的漏電流，故我們能調整金屬與 Si 基板的功函數Φ𝑚𝑠 來調整 VT。. 20.

(34) 圖 2-15 ZrO2 在退火溫度 500oC 情況下的 ID-VG 轉移特性曲線圖[28]. 21.

(35) ZrO2 摻雜 La 如之前所提，ZrO2 亦有結晶溫度低的問題，所以和 HfO2 一樣我們可以摻雜一些金屬進去提高結晶溫度。2012 年 C. H. Liu 等人在 ZrO2 摻入了 La 做量測發現[29]，透過 TEM 圖 2-16 能知道，同樣在溫度為 850 oC 時高溫退火情況下，ZrO2 已成結晶狀態，相反的 ZrLaO 則依舊保持在非結晶相。再由 XRD 圖 2-17 來看，在圖(b)的 ZrO2 退火溫度 850 oC 約 32o 的地方已經有波鋒(peak)出現，代表已有結晶的情形發生；反過來看圖(c)的 ZrLaO 退火溫度 850 oC 時沒有結晶的情形。由此可知，在摻入 La 的結果可以提生氧化層的結晶溫度。. 圖 2-16 在退火溫度為 850 oC 時(a)ZrO2(b)ZrLaO 的 TEM 圖[29]. 22.

(36) 圖 2-17 (a)退火溫度 650 oC 的 ZrO2(b)退火溫度 850 oC 的 ZrO2(c)退火溫度 850 C 的 ZrLaO 的 XRD 圖[29]. o. 接著透過電容-電壓(C-V)特性來看，如圖 2-18。ZrLaO 的電容值比 ZrO2 的電容值來的高，這也意味著 ZrLaO 的 EOT 較小。再來由曲線推測當以 0V 為基準來看，ZrO2 和 ZrLaO 兩圖皆為向左移，表示氧化層的電荷(Qox)皆為正電荷。且由此 C-V 觀察，再摻雜 La 進入 ZrO2 時的 VFB 較原本 ZrO2 來的大，所以透過公式 2.6 和 2.7[30]得知摻雜 La 之後臨界電壓(VT)也會較大。 𝑉𝐹𝐵 = Φ𝑚𝑠 − 𝑉𝑇 = Φ𝑚𝑠 −. 𝑄𝑜𝑥. (2.6)[30]. 𝐶𝑜𝑥. 𝑄𝑜𝑥 𝐶𝑜𝑥. −. 𝑄𝑠𝑐 𝐶𝑜𝑥. + 2Ψ𝐵. (2.7)[30]. 其中Φ𝑚𝑠 為金屬閘極與矽基板間的功函數差，𝑄𝑜𝑥 為位於閘極氧化層和矽基板界面處的單位面積等效電荷，𝑄𝑠𝑐 為空乏區的電荷(在 n-MOS 下此電荷為 23.

(37) 負，因為此時空乏區為帶負電的受體離子)，Ψ𝐵 為費米能階 EF 與本質費米能階 Ei 的能量差。. 圖 2-18 在高頻(1MHz)下 Al/ZrLaO/Si 和 Al/ZrO2/Si 的電容-電壓圖[30] HfO2 與 ZrO2 的表面比較由於 HfO2 與 ZrO2 的材料運用以非常廣泛，綜合以上兩種閘極氧化層的材料，M. Gutowski 等人在 2002 年運用了熱力學的方式加溫和放熱程度來觀察其兩材料與 Si 基板的化學反應[31]，發現了 ZrO2 較 HfO2 形成矽化物的溫度較低，也就是說在 ZrO2/Si 的表面穩定度是來的比 HfO2 要來的差；但是當兩材料皆與 Si 基板形成了矽化物時，Zr-silicate 的穩定度又比 Hf-silicate 的穩定度要來的好。他利用了密度函數理論(density function theory, DFT)計算了在不同的溫度下，金屬與 Si 反應的密度以及放熱的情況。文獻提到，在溫度為 0K 時，ZrO2/Si 的表面已不穩定，有些許的矽化物 ZrSix (x=1,2)產生； 24.

(38) 相反的在溫度為 0K 時，HfO2 較為穩定。再者他提高退火溫度至 1025 oC 測量了兩者的 TEM 圖 2-19，很明顯發現 ZrO2 已經有矽化物產生，而 HfO2 仍然未產生矽化物，故我們能知道 HfO2 的熱穩定性較高。. 圖 2-19 在退火溫度為 1025 oC 時，ZrO2 與 HfO2 的 TEM 圖[29]. 25.

(39) 2.2.3 高介電係數氧化層材料 Y2O3： Y2O3 薄膜的運用也是現今熱門被探討的主要材料之一，他擁有良好的介電係數(~10-18)[32]，較大的能隙(5.5 eV)[33]，極大的結晶穩定度可達到 2325 oC[34]，大的崩潰電場(>3MV/cm)[35]，與矽有良好的兼容性[36]以及也有文獻記載 Y2O3 有較大的熔點(~2450 oC)[37]。然而 Y2O3 擁有一個小缺點，即是在退火時在腔體通入氧氣或氬氣之後，易形成一較厚的 SiO2 層，如圖 2-20[38]。. 圖 2-20 在沉積 Y2O3 後進行 650 oC 熱退火(a)通入 Ar 氣體(b)通入 O 氣體 TEM 圖[38] 先前許多文獻探討不同的製作 Y2O3 薄膜方法，有電子光束蒸鍍、反應離子團簇沉積等等方式。在 1996 年，R. H. Horng 等專家利用了 RF 磁控濺鍍法(RF-magnetron sputtering)[39]，在濺鍍壓力為 7x10-4 torr 的情形下將 Y2O3 濺鍍在 Si 基板上約為 200-300nm。再來透過退火溫度的變化來看 Y2O3 的結晶情形可以發現，在 850 oC 時 Y2O3 已經有結晶情形如圖 2-21，文獻提到結. 26.

(40) 晶的質量會隨著退火溫度升高大幅提升。之後再繼續測量退火溫度與介電係數之間的關係如圖 2-22，發現剛沉積好的 Y2O3 介電係數約為 16.67，但是經過了高溫退火溫度從 700-850 oC，Y2O3 的介電係數隨著退火溫度的提升而些微下降。文獻有提到，因為在高溫退火的情形下，Y2O3 閘極氧化層中的氧原子會與 Si 基板做鍵結形成 SiO2 如上述所說。此時的 EOT 會上升，表示 SiO2 的介電係數會些微下降。再來透過圖 2-23 的電容-電壓(C-V)圖可以知道，在 Y2O3 退火前的電容值明顯比經過 850 oC 熱退火後的電容值來得高，有此可知在退火溫度後介電係數較低。由此圖看 VFB 的變化，在未退火前很明顯的在由正電壓掃回負電壓之後，VFB 明顯變小一點，表示有正電荷的累積。起初在負電壓掃到正電壓時，推測氧化層的陷阱電荷會捕捉到電洞而帶正電；之後再由正電壓掃回負電壓時，由於先前捕捉的正電荷會吸引電子，導致在施加負電壓時所需要更大的電壓去排開更多的電子，故兩條線不會重疊。反觀在經過退火溫度 850 oC 後，兩條線幾乎重疊，原因推測可能是高溫退火修補了氧化層的缺陷。在其他的文獻中也為退火溫度越高，電容值越低的情形，其文獻表示 SiO2 介面層增厚，造成電容降低的趨勢[40]。. 27.

(41) 圖 2-21 Y2O3 在不同退火溫度下的 XRD 圖[39]. 28.

(42) 圖 2-22 在不同退火溫度下，Y2O3 的介電係數改變[40]. 29.

(43) 圖 2-23. Y2O3 在熱退火前和熱退火後的電容-電壓(C-V)圖[38]. 30.

(44) 2.2.4 高介電係數氧化層材料 La2O3： La2O3 為一個高介電係數(~27)[41]，很大的能障(~5-6 eV)[42]，以及有良好的熱穩定度[43]，在傑出的低漏電流特性方面也有被文獻探討[44]。然而，與其他的高介電係數材料不同的是，La2O3 為閘極氧化層時，當他的基板為 nMOS 時所呈現出來的性能並不是非常的理想[45]。在其他文獻中使用 p 型 Ge 作為基板，透過量測可以推測由於在 Ge 和氧化層介面聚積了許多固定的負電荷，尤其在上半部的介面電荷造成為 nMOS 時表現出的性能不理想。在 2005 年 Y. Kim 等人利用了電子束蒸鍍的方式將 La2O3 沉積在 n 型 Si 基板上 [46]，接著利用退火溫度的不同和退火時通入不同氣體的方式，對 La2O3 做了測量。透過在不同退火溫度以及通入氧氣與氮氣圖 2-24 可知，當退火溫度在 300oC 前厚度會隨著退火溫度的升高而緻密化；然而一旦超過了 300 oC，很明顯的發現厚度大幅增加，推測是如 TEM 圖 2-24 所示在退火溫度 300 oC 時，La2O3 會與 Si 基板做結合形成一層 La-silicate 介面層[47-48]。. 31.

(45) 圖 2-24 在不同的退火溫度以及添加的氣體(a)氮氣(b)氧氣下的物理厚度[46]. 32.

(46) 圖 2-25 在退火溫度為 300 oC 時，在氧化層 La2O3 和 Si 基板之間會形成一介面層 La-silicate[47]. 圖 2-26 在 PDA 退火時通入(a)氮氣(b)氧氣的情形下，EOT 與物理薄膜厚度的關係圖[48]. 33.

(47) 再者利用 EOT 與物理薄膜厚度關係圖 2-26 可以發現，在退火時通入氮氣的 EOT 並沒有明顯的大幅度改變，依舊與物理薄膜厚度成一線性關係，推測在增加退火溫度時，介面層的厚度並沒有改變，此時測量出 La2O3 的介電係數約為 17.7；相反的，在退火時通入氧氣的 EOT 隨著退火溫度的升高而增加，推測當退火溫度越來越高時，介面層的厚度也隨之增加，此時測量出 La2O3 的介電係數約為 13.6。由圖 2-26(b)我們也能看出 EOT 的斜率在有無退火的情形下皆相同，所以我們能推測出在通入氧氣時雖造成介面層的厚度改變，但是在介電係數方面是不受影響的。另外在 2005 年，J. A. Ng 等人也用了 La2O3 為氧化層沉積在 n 型 Si 基板上 [49] 。與上述不同的是， J. A. Ng 等人多了後金屬化熱退火 (post-metallization annealing, PMA) 的步驟，進而觀察 PDA 與 PMA 的電性不同。由圖 2-27 可以知道，當 PDA 在 300 oC 後厚度明顯縮減且平帶電壓向左移動，文獻推測因為在沉積後熱退火之後，修補了大量的固定氧化層正電荷，和填補了閘極氧化層中的氧空缺[50]，使得電容值上升意味著介電係數的增加。然而在 300 oC 通入氮氣 PMA 10 秒之後，修補了固定電荷造成平帶電壓向右移動[51]，由圖可看出電容值明顯的下降。接著再由表 2-2 可以看出，當沉積後退火溫度增加，EOT 上升且漏電流跟著上升，推測有可能為氧化層的結晶情形造成漏電流的增加。然而在 PMA 300 oC 之後 EOT 明顯上升且漏電流大幅的下降，推測為在金屬與氧化層的介面處因為金屬化退火造成介面的品質改善，已有效的達到降低漏電流的效果；經過 PMA 之後也能明顯看出在次臨界擺幅明顯的下降，表示開關特性變的較良好。. 34.

(48) 表 2-2 在 PDA 與 PMA 後的電性與物理的結果[49] 樣品. PDA 300. PDA 400. PDA 500. PMA 300. 1.29. 1.44. 1.60. 2.33. 1.58x10-4. 3.96x10-4. 4.90x10-4. 6.67x10-7. 92.8. 98.8. 115.6. 83.8. EOT (nm) 漏電流 (A/cm2) 次臨界擺幅 (mv/decade). 圖 2-27 在 PDA 300 oC 以及 PMA 300 oC 後與未退火的 La2O3 電容-電壓(C-V) 圖[49]. 35.

(49) 2.3 MOS 電容器漏電流機制特性與分析在實際的生活中，我們並沒無法讓漏電流完全消失。就以電容器與金氧半場效電晶體來說，我們常用的介電材料通常被稱為絕緣體，而使用此絕緣體薄膜的主要原因就是希望能隔絕漏電流的發生，或是減少漏電流。絕緣體的能帶結構，具有很大的能隙為其特徵，在溫度為絕對零度時，價電帶的狀態是被填滿的；而相反地導電帶則是屬於空的狀態，沒有任何可移動的載子。上述所舉的一些材料主要是一些能帶間隙較大的材料，在不影響運作過程的情形下有效的降低漏電流的產生。倘若在其他的案例中，如非揮發性記憶體 (Non-volatile memory)等，對元件的操作原則來說，留精介電層中電流的大小是很重要的關鍵。綜合以上的論述，對於不同的積體電路要達到不一樣的電流值，關於介電層中不同的漏電機制顯得如其重要。一般來說，在文獻上常見的漏電機制分為四種：(1)直接穿隧(direct tunneling) (2)蕭基發射 (Schottky emission) (3) 普爾 - 夫倫克爾發射 (Poole-Frenkel emission) (4) 傅勒 - 諾德翰穿隧 (Fowler-Nordheim tunneling, F-N tunneling)。在本章這也是研究的主要重點，我們運用了蕭基發射和普爾-夫倫克爾發射來探討在不同的結構上，電子的能障以及陷阱電荷的能障。 2.3.1 蕭基發射對 MOS 電容器而言，施予一個負偏壓，而受外加電場的影響，金屬電極中的電子會受到熱激發，一旦達到足夠大的能量，電子就能克服介電層與金屬電極之間的能障而越過。而此漏電機制通常在高溫且低電場的情況下被發現，透過圖 2-28[52]和蕭基公式 2.8[53]，我們更能清楚的了解計算能障的方式與運作方法。 𝐽𝑆𝐸 = 𝐴∗ 𝑇 2 exp[. 𝑞𝐸 −𝑞(∅𝐵 −√ ⁄4𝜋𝜀 𝜀 ) 𝑟 0 𝑘𝑇. ]. (2.8) 36.

(50) 其中𝐴∗ 為等效理查遜常數(effect Richardson constant)，其值約為 120 (. 𝑚∗ 𝑚0. 4πq(𝑚∗ 𝑜𝑥 )𝑘 2 ℎ2. =. ) 𝐴/𝑐𝑚2 𝐾 2，其中𝐽𝑆𝐸 為電流密度，T 為絕對溫度，q 為電子電荷，∅𝐵. 為蕭基能障 (Schottky barrier height) ， E 為垂直電場， 𝑘為波茲曼常數， 𝜀0 為真空介電係數，𝜀𝑟 為相對介電係數。. 圖 2-28 蕭基發射漏電機制下，電子越過氧化層能障示意圖[52] 為了能使蕭基發射方程式成一直線，首先我們會將兩邊取 ln 使其成為一線性的方程式 2.9。再者我們透過漏電流的 I-V 圖，使圖原本彎曲的拋物線取 ln 後讓ln(. 𝐽𝑆𝐸 𝑇2. 1. )對𝐸 2 做圖，若為一直線，我們可以大膽判定他符合蕭基發. 射漏電流機制。之後我們再在此直線上的值帶入(2.9)中，分別求出𝜀𝑟 和∅𝐵 。 ln(. 𝐽𝑆𝐸 𝑇2. ∗). ) = ln(𝐴. −. 𝑞∅𝐵 𝑘𝐵 𝑇. 1 2. +𝐸 ×. 𝑞 √ ⁄4𝜋𝜀 𝜀 𝑟 0 𝑘𝐵 𝑇. 37. (2.9).

(51) 2.3.2 普爾-夫倫克爾發射這漏電機制與上述所說的蕭基發射很相似，也可以說是一內部的蕭基發射。其他們的差別在於，普爾-夫倫克爾發射是在於電子捕獲中心或是缺陷的地方，能藉由熱被激發使得電子越過傳導帶，透過公式 2.10[54]和圖 2-28[55]更清楚知道他的計算能障的方式與運作方法。 ∗. 𝐽𝑃𝐹 = 𝐵 Eexp[. 𝑞𝐸 −𝑞(∅𝑡 −√ ⁄4𝜋𝜀 𝜀 ) 𝑟 0. ]. 𝑘𝑇. (2.10). 其中𝐵∗ 為與氧化陷阱密度成正比之常數約為q𝑁𝑐 𝜇，目前未有確切的數值。而𝐸為垂直電場，∅𝑡 為介電層薄膜的陷阱能階，𝑇為絕對溫度，q為電子電荷，𝑘為波茲曼常數，𝜀0 為真空介電係數，𝜀𝑟 為相對介電係數。一般如果我們要驗證MOSFET的漏電流傳導機制是否符合普爾-夫倫克爾發射，會先執行變溫I-V量測；另將公式2.16移項後取自然對數，整理之結果如方程式 2.11： ln (. 𝐽𝑃𝐹 𝐸. ) = ln(𝐵 ∗ ) −. 之後再以ln (. 𝐽𝑃𝐹 𝐸. 𝑞∅𝑡 𝑘𝑇. 1 2. +𝐸 ×. 3 √𝑞 ⁄4𝜋𝜀 𝜀 𝑟 0 𝑘𝑇. (2.11). 1. )為縱座標，𝐸 2 為橫座標將量測的數據帶入(2.11)做圖，再藉. 由圖表以及(2.11)我們可以推論出截距以及斜率的數學式： slope =. 3 √𝑞 ⁄4𝜋𝜀 𝜀 𝑟 0. (2.12). 𝑘𝑇. intercept = ln(𝐵∗ ) −. 𝑞∅𝑡. (2.13). 𝑘𝑇. 由上兩式我們能求得𝜀𝑟 和∅𝑡 ，而求出的𝜀𝑟 所得到氧化層相對介電係數須接近試片折射率的平方，這樣方能完全確定此閘極漏電流符合普爾-夫倫克爾發射機制。. 38.

(52) 圖 2-29 普爾-夫倫克爾發射漏電機制下，電子從氧化層陷阱電荷越過能障示意圖[52]. 39.

(53) 2.4 總結綜觀上述的材料分析，透過這些高介電係數的特點以及其他金屬的特性，在製作元件上更能達到需要的規格。本章重點依舊放在 ZrO2 以及 Y2O3 兩者材料的研究與改變下，會產生不同的漏電機制問題。透過這些基礎的概念，更能讓往後的實驗更加順利。再者透過不同的結構(例如在閘極氧化層摻雜金屬與否)會產生不一樣的漏電流，透過這些不一樣的電性結果與萃取其中的電流數據，帶入漏電機制公式觀察其能障以及介電係數的變化，在接下來的研究中扮演重要的角色。根據實驗後的圖形趨勢以及數值，運用所學的半導體知識，做不同的改變，不僅可以使整個元件運作更加流暢，更能讓效能達到最大化。. 40.

(54) 第三章實驗過程前章透過許多文獻可以了解，釔這個金屬材料在地球上並不如其他金屬這麼多，想當然爾在利用氧化釔(Y2O3)來研究閘極介電層的文獻，相對於其他材料而言比較少。承如上述章節介紹，氧化釔是做為高介電係數閘極介電層的材料之一，雖然也會產生反應形成界面層，但形成的結構多半為釔的金屬矽氧化物(Y-silicate)，因此介電值不會下降太多。再者由氧化鋯(ZrO2)之文獻探討可得知，此氧化物在學界或業界常作為材料，加上氧化鋯的材料特性符合高介電材料優點的項目很多，所以本實驗藉由氧化釔摻鋯做為我們的氧化層；而實驗方面我們利用了堆疊結構希望目標可以減少反應，抑制界面層的產生。本實驗電容器是利用鈦(Ti)做為電極，因為擔心在製程中可能會產生擴散現象，所以利用兩組試片，一組有在鈦電極和氧化層之間加一層氮化鋯(ZrN)，此時氮化鋯成為一個阻擋層(capping layer)減少擴散的現象，另外一組則沒有氮化鋯做阻擋層，再透過測量的結果與數據對這兩者不同的結構做更深入的分析。圖 3-1 為這次實驗所使用的試片示意圖。. 圖3-1 本次試驗所製備的試片示意圖. 41.

(55) 3.1 實驗原理在電子或是半導體領域內，為了賦予材料其他的特性，於材料表面上以各種方法覆蓋上其他種類的薄膜，本研究是在矽基板上沉積極薄的高介電係數的薄膜。沉積薄膜的方式大致上可分為兩類分別是物理氣相沉積法 (physical vapor deposition)和化學氣相沉積法 (chemical vapor deposition)兩類，而 PVD 是以氬離子電漿轟擊或者加熱使得固態材料氣態化，之後其蒸氣於基板表面凝結而成，鍍膜成分與靶材相同；CVD 則是使用氣態的材料，於基板表面的邊界層反應產生薄膜，而本研究採用的是物理氣相沉積法中的濺鍍。 3.1.1 濺鍍原理：濺鍍法所得到的薄膜均勻性較好並且沉積的速率也較快，本次實驗所用來沉積薄膜的機台，為共鍍機(co-sputtering system)，如圖 3-2 所示，即是擁有直流濺鍍系統(DC sputtering system)和射頻濺鍍系統(RF sputtering system)。其中 DC sputtering system 在本實驗中主要是拿來濺鍍金屬薄膜，其工作原理為在高真空的環境之下通入工作氣體 (working gas)，通常是使用氬氣來當作工作氣體；另外 RF sputtering system 則主要是拿來濺鍍介電質薄膜，而原理與 DC sputtering system 類似。在功能上來講，兩個系統的目的都是相同的，都是要進行薄膜的沉積。但兩者最大的不同就是 DC sputtering system 只能濺鍍金屬薄膜，而 RF sputtering system 則是金屬薄膜以及介電質薄膜都可濺鍍。原因是 DC sputtering system 在濺鍍介電質薄膜時會有正電荷的累積，而 RF sputtering system 則是因為施加的是交流電壓，正電壓與負電壓相互的切換，使得電子因為正電壓的吸引進入靶材而跟正電荷中和，進而解決了正電荷累積的問題。直流濺鍍系統須要用在導體，所以幾乎都是使用金屬靶材。此原理為利用惰性氣體離子在電場及磁場的作用之下，使惰性氣體分離成電漿態，而具 42.

(56) 有足夠能量的氣體離子(Ar+)被負偏壓加速撞擊至陰極的靶材上，因入射離子的能量打到靶材上，使得陰極靶材的原子有足夠的能量脫離靶材，沉積在接地電位的基板上。而射頻濺鍍系統在這次實驗中，則是使用高介電係數靶材。射頻濺鍍是對陰極和陽極施加交流電壓，使腔體內形成電漿，電漿中的正離子受到了陰極的負電壓吸引，轟擊陰極的靶材其原子受到了正離子的轟擊而逸出靶材表面，最後附著於基板上形成薄膜。. 圖 3-2 共鍍濺鍍系統再者針對此實驗過程，以下為結構堆疊沉積不同薄膜層所使用的不同參數介紹： (1) 氧化釔薄膜(Y2O3)：將氧化釔放在射頻靶上，射頻功率為 100 W，鍍率為 0.195 nm/min，預設薄膜厚度為 3.5 nm，腔體內氬氣和氧氣比例為 20：4。. 43.

(57) (2) 氧化釔摻鋯薄膜(Y2O3+Zr)：將氧化釔放在射頻靶上，射頻功率為 100 W，而鋯放置在直流靶上。直流功率分成三個不同條件來做比較，分別為 3 W、6 W 和 9 W，鍍率為 0.33 nm/min，預設薄膜厚度為 3.5 nm，腔體內氬氣和氧氣比例為 20：4。 (3) 氮化鋯層(ZrN)：鋯材放置在直流靶上，直流功率為 70 W。腔體內的氣體改為氬氣和氮氣，流率比為 20：1。鋯會跟氮氣產生反應生成氮化鋯，鍍率為 6.649 nm/min，預設薄膜厚度為 1.5 nm。 (4) 鈦電極(Ti)：將直流靶材換成鈦材料，直流功率為 70 W，腔體內的氣體只有氬氣，以避免鈦和其他氣體產生反應。氬氣的流率為 20 sccm，鍍率為 7.72 nm/min，預設厚度為 3 nm。 3.1.2 快速熱退火 (Rapid thermal annealing) 沉積完成之後，接著會對試片做快速熱退火。快速熱退火即是在很短的時間之內完成退火工作，而藉由熱退火可以修補這些缺陷，使材料原子結構排列整齊。若熱處理之加熱的時間太久，材料間可能會產生擴散的現象，導致材料性質遭受到汙染破壞，且材料對高溫的忍耐程度為影響該電容器好壞的條件之一，所以藉由不同溫度的熱退火，藉以了解該材料的熱穩定度之好壞。圖 3-3 為本次試驗之快速熱退火機。當試片上的薄膜都沉積完畢後將試片劃分為四等份，其中三等份分別進行 550 oC、700 oC 及 850 oC 的快速熱退火。550 oC 快速熱退火即在充滿氮氣的腔體中 12 秒鐘升溫至 550 oC，持續 30 秒，再於充滿氬氣的腔體中，於 2500 秒把溫度降至室溫。 700 oC 快速熱退火則利用充滿氮氣的腔體中 12 秒鐘升溫至 550 oC，持續 3 秒，再於 5 秒鐘將溫度升至 700 oC 持續 30 秒，再於充滿氬氣的腔體中，於 2500 秒把溫度降至室溫。最後，850 oC 快速熱退火則由於充滿氮氣的腔體中 12 秒鐘升溫至 550 oC 持續 3 秒，再於 7 秒鐘將溫度升至 850 oC 持續 44.

(58) 30 秒，再於充滿氬氣的腔體中，於 2500 秒把溫度降至室溫。. 圖 3-3 快速熱退火爐. 45.

(59) 3.2 實驗過程與實驗參數當試片退火後，在試片上覆蓋上含有 100 μm、200 μm、300 μm 的圓形陣列遮罩(mask)，利用黃光膠帶固定後，利用濺鍍法鍍上鋁。這些鍍上去的圓形鋁薄膜，當成用以量測試片電性的電極。鍍完鋁電極後，實驗試片即製作完成。圖 3-4 為製作試片之流程圖。. 圖 3-4 製作試片流程圖 46.

(60) 表 3-1 Ti/ZrN/Y2O3+Zr/Si 結構參數表. Y2O3 + Zr. RF(W). 100. 100. 100. 100. 100. 100. 100. 100. 100. DC(W). 3. 3. 3. 6. 6. 6. 9. 9. 9. 20. 20. 20. 20. 20. 20. 20. 20. 20. 4. 4. 4. 4. 4. 4. 4. 4. 4. 0.33. 0.33. 0.33. 0.33. 0.33. 0.33. 0.33. 0.33. 0.33. RTA(oC). 550. 700. 850. 550. 700. 850. 550. 700. 850. RF(W). 100. 100. 100. 100. 100. 100. 100. 100. 100. 20. 20. 20. 20. 20. 20. 20. 20. 20. 4. 4. 4. 4. 4. 4. 4. 4. 4. 0.195. 0.195. 0.195. 0.195. 0.195. 0.195. Ar (SCCM) O2 (SCCM). 鍍率 (nm/min). Ar (SCCM). Y2O3. O2 (SCCM). 鍍率 (nm/min) RTA(oC). 550. 700. 850. 550. 700. 850. 550. 700. 850. DC(W). 70. 70. 70. 70. 70. 70. 70. 70. 70. 20. 20. 20. 20. 20. 20. 20. 20. 20. 1. 1. 1. 1. 1. 1. 1. 1. 1. 6.649. 6.649. 6.649. 6.649. 6.649. 6.649. Ar (SCCM). ZrN. N2 (SCCM). 鍍率 (nm/min). 6.649 6.649 6.649. RTA(℃). 550. 700. 850. 550. 700. 850. 550. 700. 850. DC(W). 70. 70. 70. 70. 70. 70. 70. 70. 70. 20. 20. 20. 20. 20. 20. 20. 20. 20. 7.72. 7.72. 7.72. 7.72. 7.72. 7.72. 7.72. 7.72. 7.72. 550. 700. 850. 550. 700. 850. 550. 700. 850. Ar. Ti. 0.195 0.195 0.195. (SCCM). 鍍率 (nm/min) RTA(oC). 47.

(61) 3.3 電性測量以及物性測量本次實驗目的是希望得到Y2O3 薄膜在有無摻雜Zr的不同情形下物性與電性量測，因此將試片鍍上鋁電極，將所製備的上電極接電壓源而基板接地，使用Agilent E4980量測C-V曲線以及Agilent B1500A透過變溫量測I-V曲線來獲得電性，如圖3-5、3-6、3-7。在C-V曲線部分是以半徑為300μm的圖形， I-V部分則是半徑為100μm的圖形，過程中示情況所需亦有將試片升溫再行量測來獲得不同環境下的漏電流值。. 圖3-5 小台為量測C-V之Agilent E4980，大台為量測I-V之Agilent B1500A. 圖3-6 量測變溫I-V之升溫器. 48.

(62) 圖3-7 量測電性儀器內部放置試片設備圖 3.3.1 原子力顯微鏡 (Atomic Force Microscope, AFM ) 本研究利用原子力顯微鏡量測試片層與層之間的表面形貌及表面粗糙度。懸臂式彈簧片上的微小探針，當探針掃描表面時利用其彈簧的形變來獲得訊號，藉由得到的訊號，可以得知試片的表面粗糙度，通常以平均粗糙度 (Ra)或均方根粗糙度(Rms)來表示。本研究利用原子力顯微鏡觀察薄膜表面的粗糙度，藉而比較在不同條件下所製備之薄膜粗糙度優劣。原子力顯微鏡的主要結構可分為懸臂與探針、光電偏移量偵測器、掃描器、回饋系統及顯像系統五大部分。圖 3-8 為原子力顯微鏡之示意圖。. 圖 3-8 原子力顯微鏡之示意圖[56] 49.

(63) 3.3.2 穿透式電子顯微鏡 ( Transmission Electron Microscope, TEM ) 圖 3-9 為本次實驗所使用的穿透式電子顯微鏡。TEM 的功用是要來了解材料內部的結構狀態，所以本實驗利用 TEM 來觀察氧化層內部的結構型態。 TEM 是藉由穿透電子束打至試片，再經放大成像，因此，TEM 試片其所要觀察的區域薄度，必需達到電子束能穿透的等級。穿透試片的薄度，必須在 2Å (0.2nm)以下。而依實際操作時可放大的倍率範圍來看，TEM 也具有相當大的彈性,應用到小尺度奈米材料的研究、分析，加速電壓愈高，波長愈短，解析度也愈佳。拍攝 TEM 必須先將試片打薄，將試片黏在載具上。使用不同顆粒大小的砂紙去磨薄試片，最後再利用鑽石砂紙，將試片磨出有虹光(利用光學顯微鏡去觀察)，再利用離子打薄機將試片打到最薄，方可拍出完整的 TEM 照片。TEM 是將高能量(100 kV-1 MeV) 的電子打在試片上，入射電子會有彈性散射 (elastic scattering)和非彈性散射 (inelastic scatting)兩種結果產生。產生彈性散射的電子是由於入射電子與試片內部原子庫倫位能的作用，其能量並沒有損失，因此藉由彈性散射的電子可以得到薄膜微結構與原子結構。而藉由非彈性散射電子則是可以得到薄膜結構成份以及鍵結的資料。一般來說，不一樣鍵結的相同元素，其能量的損失相差約僅僅幾電子伏特而已，被散射出來的電子通過了能量損失譜儀，因為損耗的能量不一樣，使得被聚焦或者是被散射到不相同的位置。而目前來說裝配有能量過濾器的高解析電子顯微鏡扮演了很重要的角色，因為結合了能量損失譜儀以及能量過濾器這兩種技術，不僅僅可以得到試片內部原子的構造而且還能定量出材料的內部成份和鍵結的分佈情況。. 50.