行政院國家科學委員會專題研究計畫 成果報告
子計畫三：多載波 CDMA 收發機基頻模組之製作(3/3)
計畫類別： 整合型計畫 計畫編號： NSC92-2219-E-002-012- 執行期間： 92 年 08 月 01 日至 93 年 07 月 31 日 執行單位： 國立臺灣大學電機工程學系暨研究所 計畫主持人： 闕志達 計畫參與人員： 蔡佩芸 報告類型： 完整報告 處理方式： 本計畫可公開查詢中 華 民 國 93 年 12 月 13 日
行政院國家科學委員會專題研究計畫成果報告
下世代無線網際網路用的多載波碼域多工收發機之研製—
子計畫三：多載波
CDMA 收發機基頻模組之製作(3/3)
計畫編號: NSC 92-2219-E-002-012
執行期限: 92 年 8 月 1 日 至 93 年 7 月 31 日
主持人: 闕志達 教授 國立台灣大學電機工程學研究所
計畫參與人員: 蔡佩芸 國立台灣大學電機工程學研究所
一､中文摘要:
在本年度中，我們提出了利用領航 子載波進行通道估測的演算法，使得接 收機在高速移動的狀態下，仍然可以得 到正確的通道估測值，與傳統常用的內 插器方式的通道估測器相比，所提出的 演算法可得到較小的通道估測誤差，同 時，硬體複雜度也較離散傅立葉轉換的 通道估測方式來的低。除此之外，我們 亦完成了基頻接收機的硬體架構設計並 以IC 的形式實現此基頻接收機。 關鍵詞：多載波碼域多工，智慧型 天線，通道參數估測，基頻接收機，內 插器。Abstract
In the third year, we have proposed a novel frequency-domain Interpolation-based channel estimation algorithm for the MC-CDMA system based on pilot subcarriers. The estimation accuracy can be shown to outperform the conventional frequency-domain channel interpolators. Moreover, comparing to time-domain DFT-based channel estimators， the proposed algorithm greatly reduces the hardware complexity. In addition, the architecture modification and IC design of such a MC-CDMA baseband receiver incorporating the proposed WLS estimation for residual synchronization errors as well as the aforementioned channel estimation algorithm has been completed
Keywords: MC-CDMA，adaptive array，channel
estimation，baseband receiver，interpolator.二、計畫緣由與目的:
在第二年度(91/8 ~ 92/7)的進度中，已達 成下列幾項工作內容 (1) 在靜態通道下基頻接收機中通道估測之 模擬 (2) 基頻接收機中適用於單使用者信號偵測 與解展頻演算法之模擬 (3) 基頻接收機之系統整合與模擬 (4) 基頻接收機架構之硬體設計與定點數模 擬 (5) 基頻接收機之 FPGA 驗證 本年度接續之前的進展，首先針對基於領航 子載波內插方式之通道估測器演算法提出 改 善 ， 論 文”Frequency-Domain Interpolation- Based Channel Estimation in Pilot-Aided OFDM Systems”，並發表於” The 59th IEEE semiannualVehicular Technology Conference”，接著是將略
行修改之前所設計的架構以期以 IC 的形式 實現時可更節省面積與功率。本報告分為三 部分，分別報告通道估測器演算法改善，在 動態與靜態通道下完整系統表現與 IC 硬體 架構改善三個課題。
三､方法及結果:
(A) 演算法之改善 在應用於大型區域範圍的無線通訊系統，針對用戶端的高速移動所造成通道快速 變 化 的 現 象 ， 系 統 通 常 會 利 用 訓 練 符 元 (training symbol)或是安插有特定的領航子載波 (pilot subcarrier)來做通道估測(channel estimation) 使 用 ， 而 我 們 的 多 載 波 碼 域 多 工 系 統 (MC-CDMA)當初在設計時也準備了訓練符元 並預留了 4% 的子載波來作為領航子載波， 為了提供都會區的服務，我們的系統必須要 能承受 120km/hr 的移動速率，相當於 222Hz 的都卜勒頻率(Doppler Frequency)。 為了妥善更新通道估測值以因應通道時 變(time-varying)的問題，通常在多載波系統可 以採用兩種方法，其一是利用訓練符元並採 用可適性(adaptive)的演算法來更新通道估測 值[1]，或者是利用領航子載波，在每一個符 元都重新估測一次通道的增益，這一類的演 算法可以分為兩個群組，其一是基於離散傅 立葉轉換(Discrete Fourier Transform)的時域通 道估測方式，將領航子載波取樣的頻域通道 增益(frequency-domain channel complex gain)轉 換到時域(time-domain)上[2][3][4][5][6]，並將所 得 到 的 時 域 通 道 脈 衝 響 應(channel impulse response)加以適當的權重，再轉換回頻域 上，另一組則是利用內插的方法[7][8][9]，將 領航子載波間其餘子載波的通道增益內插出 來。 我們可以看到利用離散傅立葉轉換的時 域通道估測方式著重的是時域上通道脈衝響 應的重建，雜訊的壓抑，與假象效應(aliasing effect)的避免，在[2]中，是將轉換出來的通道 脈衝響應與一臨界值相比，當比臨界值小 時，則視為雜訊; 在[3]與[4]中，則是選取通道 脈衝響應最強的多個取樣點，在[5]中，則是 將與領航子載波數目相同的取樣點都列入考 慮，在[6]中，最小平均平方誤差(Minimum Mean Square Error，MMSE)的權重則與得到通道脈衝 響應相乘，來使得通道估測的誤差可以降 低，同時，在此情形下，[6]中提出了對領航 子載波數量 M 的要求是M >τmax/Ts，其中 max τ 是 系 統 所 必 須 承 受 的 最 長 通 道 延 遲
(maximum excess delay)，而 Ts則為取樣時間。
而利用頻域內插方法的文獻中，我們可
以 看 到 利 用 最 簡 單 的 線 性 內 插 (linear
interpolation)應用在[7]中，在[8]中，則是利用 了二階多項式來做內插，而在[9]中，低通濾 波器(low-pass filter)與 spline cubic 內插器則被 使用來做內插，我們可以看到在使用內插方 法的這一群組中，使用何種內插器是廣泛被 討論的課題，同時在[10]中，我們可以看到欲 使用內插方式來得到通道的估測值，對於領 航子載波安插數目的要求是M ≥2τmax /Ts。 同樣是利用領航子載波來進行通道估 測，但是發展與需求在這兩個群組上卻大異 逕庭，從硬體實現的角度來看，採用時域的 通道估測方式，其硬體需求來的高了許多， 除了需要兩套傅立葉轉換與反相傅立葉轉 換(IDFT)的硬體外，由於傅立葉轉換所耗費 的時間延遲，也會增加額外的記憶體需求來 儲存資料，反之，使用頻域內插器的硬體需 求就來的簡單許多。 有鑒於兩者各有其優劣處，故我們首先 探討兩者的相關處，並進而提出新的演算 法，來使得對於領航子載波的利用效率可以 提高，並改善傳統內插器的估測誤差，但是 又利於硬體的實現。 時域與頻域通道估測之相關性 當我們將 M 點領航子載波的頻域通道 增益取樣H~mD進行反相傅立葉轉換，可以得 到時域上的通道脈衝響應hn ~ ，其中m是領航 子載波的編號，m=-M/2+1，…，M/2，D是 領航子載波的間距， 1 0 1 2 1 2 2 = − =
∑
+ − M n e H M h M M M mn j mD n , ,..., ~ ~ / / / π。 (1) 由於在頻域上取樣，因此在時域上可得 到周期性的通道脈衝響應，週期長度為M， 通常時域上的權重會加於這 M 點的通道脈 衝響應，假設權重 w 以向量(vector)來表示， 則w =
[
w−b w−b+1 Λ wL−b+1]
，其中，b 控 制著權重向量施加在時域通道脈衝響應的 起始點，L 決定著權重向量的長度，而頻域 的通道估測值則可以將施加權重之後的通 道脈衝響應進行N點的傅立葉轉換，∑
∑
∑
+ − = − − − = − − − − − = − > < = = 2 1 2 1 2 1 2 1 / / / ) ( / ~ ~ ˆ M M m b L b n N mD k n j n mD b L b n N nk j n n k e w H N e w h H π π ， (2) 式(2)可解釋為將頻域上通道增益的取 樣點H~mD當作基準點來進行內插，而內插器 的係數Wl為∑
− − − = − = 1 L b 1 2 b n N nl j n l w e M W π / 。 (3) 同樣的，在頻域內插的演算法，也可以 得到一個在時域上相對於通道脈衝響應的 權重向量，對一個具有 J-級(tap) 係數 Wk的 內插器，其權重向量可表示如下:∑
+ − = = 2 1 2 2 1 / / / JD JD k N nk j k n W e D w π (4) 從 時 域 與 頻 域 通 道 估 測 方 法 的 相 關 性，提供了我們可以兼具兩種方法的優點的 門徑。 低複雜度頻域內插的通道估測器 從前一段看來，考慮時域上的通道脈衝 響應與權重向量是一個好的通道估測器不 可或缺的考量，當M個領航子載波經過反相 傅立葉轉換，在時域上會產生週期為MTs的 通道脈衝響應，如圖一所示，若系統的符元 邊界正確的話，時域上的通道脈衝響應的第 一根脈波會在原點出現，而其餘的脈衝響應 會出現在零點的右側 [0，NgTs] 的範圍內， 通常通道的延遲並非發生在整數的取樣點 上(Ts-spaced)，由於非整數點(non-Ts-spaced) 的 通 道 延 遲 在 有 限 頻 寬 的 多 載 波 系 統 看 來，等效上會有能量外洩(energy leakage)的現 象發生[11]，因此在原點左側也會存在有有效 的通道脈衝響應，時域上的權重向量可用來 取出最重要的通道脈衝響應，並同時去除假 象效應的存在，從圖一可以看出，權重向量 施加的區域必須要往右偏移，並非以原點為 中心，而傳統實係數的內插器，會在原點左 右產生一個對稱的權重向量窗(window)，要將 時域上的權中向量窗平移，在頻域的內插器 係數 等效上即是乘上一相位旋轉量。 其次，時域上的通道脈衝響應的量值會 隨著時間延遲的增加而遞減，因此在通道脈 衝響應能量較弱的地方，越容易受到雜訊與 假象效應的影響，故在通道脈衝響應能量越 強的地方，權重向量的增益必須維持平坦， 以保持通道脈衝響應的原貌，反之，在能量 越弱之處，增益就必須遞減，以降低雜訊與 假象效應的影響，此外，時域上連續平滑遞 減的權重向量，在頻域上可以得到衰減較快 的內插器係數，故可以使用較少的級數來實 現。 基 於 上 述 的 考 慮 ， 我 們 提 出 使 用 raised-cosine函數來作為內插器，所以在頻域 上的內插器係數為 N dl j RC l e N Ml N Ml N Ml N Ml W / , ) / ( ) / cos( / ) / sin( π β πβ π π 2 2 2 4 1− ⋅ ⋅ = ， (5) 其中，β是 roll-off factor，我們使用上選取 0.5，d 則控制著權重向量右移的取樣點數， 通常是會取決於必須承受的較長通道延遲。模擬結果 圖二顯示的傳統內插器若考慮相位旋轉 相可以得到的改善，由於一般的多項式內插 器在時域上權重向量的特性都有著寬且不平 坦的 mainlobe，因此重建的通道脈衝響應接 會有失真，會產生較大的通道估測誤差，而 我們所提出的 raised-cosine 內插器則可以得 到較好的表現。 圖三顯示了不同的時域以及頻域內插器 在不同的訊雜比(Signal-to-noise ratio，SNR)下 的估測誤差，RC-6 與 RC-8 分別代表了6-tap 與8-tap的內插器係數，可以看出6級的係數 就已經夠用了，從圖中也可以看出我們所提 出的通道估測器較傳統內插器有大幅的改 善，同時也比多數的時域通道估測器有較好 的表現。 當考慮硬體可行性與複雜度時，我們所 提出的複數頻域內插器可以如圖四的方式實 現，故對於所提出的J-tap頻域內插器，需要 2NuJ+4Nu的實數乘法器(Nu為去除 gaurdband 後的子載波數)，2J 個儲存資料的緩衝器， (D-1)J 個儲存實係數的緩衝器，由於通過內 插器所造成的通道估測延遲為JD/2-1，因此 需要預存的複數資料量為J(D-1)/2。 如果是 利用時域的通道估測器，假設傅立葉轉換的 硬 體 架 構 是 採 用 radix-4 ， 則 需 要 4Mlog4M+4Nlog4N的實數乘法器，以及在時 域上加權向量所需的 2M 個實數乘法，和 M+N-2 的複數緩衝器，加權向量需要 M 個 緩衝器來儲存，由於傅立葉轉換的運算造成 通道估測的延遲為2N-1個取樣點，因此預存 的複數資料量為 2Nu個，圖五描繪出在緩衝 器與乘法器上時域與頻域通道估測器的硬體 需求量，由圖可看出當多載波系統的子載波 數越多時，兩種演算法的差異越大。 (B) MC-CDMA 完整系統表現 本計劃接收機之架構與硬體FPGA驗證 雖已在去年的年度報告完成，但考量有部分 修改來提高系統在動態通道下的效能，同時 也加入通道編碼來使系統模擬更為完整，因 此在此針對系統效能加強的部分與加入通 道編碼後的表現補充說明。 為了使系統能夠在快速變化的通道下得 到即時的通道估測值，我們利用前一節所提 出的頻域內插器來改善系統的性能，並且與 [1]所提出的 RLS 可適性通道估測演算法來 做比較，由於系統每9個符元安插有1個訓 練符元，因此在訓練符元之後我們隨即啟動 RLS可適性調整器，模擬的條件是32個使用 者，展頻碼長度為64，每一個使用者的訊雜 比是12dB，採用16-QAM，由圖六可以看出， 雖然RLS可適性通道估測器有較LMS快的收 斂速度，但是在 120km/hr的移動速度下，還 是無法追上通道的變化，造成系統的位元錯 誤率，隨著資料符元與訓練符元的遠離而增 加，而利用頻域內插的通道估測器，由於每 一個符元都可以重新更新通道估測值，因此 位元錯誤率可保持固定。 圖七與圖八則比較加入外端接收機(outer receiver)之後的系統表現，我們採用了 3/4
convolutional code，interleaver的長度跨過了16 個符元內的所有位元，圖七呈現了不同使用 者在展頻碼長度為64下的系統效能，除了採 用3GPP所提供的典型城市區域(typical urban) 通道外[12]，同時也加入了發送端與接收端的 不理想特性，載波頻率誤差為 2.2 子載波間 距，取樣時脈誤差則為-6.2ppm，在系統滿載 (full-load)的情形下，位元錯誤率在每位使用者 的訊雜比為12dB時，可以達到10-5。圖八則 呈現採用不同的星狀圖(constellation)與不同 的移動速度下的系統表現，在採用 16-QAM 的星狀圖時，即使是最快的移動速度，系統 在每個使用者的訊雜比為15dB的情況下，位 元錯誤率可達10-3左右，此時32個使用者共 容 ， 展 頻 碼 長 度 為 64， 每 位 使 用 者 享 有
169kbps，系統提供了5.4Mbps的總傳輸速率， 當採用 QPSK 時，每位使用者則享有 85kbps 的傳輸速度，即使在最高速的移動速率，位 元錯誤率可達10-5以下。 (C) 晶片製作 為了降低晶片製作的面積與功率，我們 針對了之前的硬體架構又做了一些修改，分 別敘述如下。 CORDIC-based 反正切函數(arctangent) 在我們的MC-CDMA系統中，無論是小數 部分的載波頻率誤差或是符元邊界微調，以 及殘餘載波頻率誤差(carrier frequency offset)與
取樣時脈誤差(timing offset)的加權最小方差估 測(WLS estimation)[13]，都需要用到反正切函 數的運算，我們在硬體上利用 CORDIC 的演 算法來實現，可節省查表所需的 ROM table 的面積。 FFT 架構的更動 在接收機中，需要一個1024點的傅立葉 轉換器，前一版的設計，考量節省複數乘法 器的需求，我們採用了 Radix-2 加上三級 Radix-2/4/8的架構，在此晶片實作的版本，為
了減少twiddle factor所佔據的ROM的面積，
我們將 FFT 更動為三級 Radix-2/4/8 加上一級
Radix-2，如此ROM的長度可由原先所需求的
1024+512+64 降低為 1024+128+16，如圖九所
示。
CORDIC-based 臨 界 值 正 交 性 回 覆 合 併 (threshold orthogonality restore combining， TORC) TORC 的演算法用在將同一個使用者利 用展頻碼散在不同子載波上的資料回復，其 公式是 * 1 if if k k k k k k H threshold H G H H theshold H ≥ = < ， (6) 如果不思新的架構，則除了乘法器之外，還 需要一個絶對值的運算器，相當的耗費硬 體，如果採用絶對值的近似公式，則又會有 系 統 效 能 上 的 犧 牲 ， 在 此 我 們 提 出 CORDIC-based 的 TORC 架構來解決此一問 題，主要是利用 CORDIC 先將通道造成的角 度修正，此一同時，通道增益的絕對量值也 會一併得到，最後的除法則視經過角度修正 後的子載波訊號的與臨界值大小來判斷是要 將通道增益的絕對量值作為除數，抑或是
CODIC所造成的scaling factor作為除數，如圖
十所示，在此架構下，TORC 的兩個子運算
ORC與EGC(equal gain combing)可得到最大的 硬體資源共享。 硬體資源共享 在晶片中，跨過功能區塊模組之間的資 源共享除了先前所提到的CORDIC-based反正 切函數模組共享於小數部分載波頻率誤差估 測，符元邊界微調模組，殘餘載波頻率誤差 與取樣時脈誤差的加權最小方差估測之外， 我們也極力降低所需要的 SRAM 的大小，讓 系統所有的延遲線(delay line)共享於符元邊
界偵測的 delay correlator，moving average，
FFT，Bit-reversal 與通道增益係數的暫存，經
過共享後，系統所需的 SRAM 大小可只需
5Kx16 位元。
單輸出/輸入埠(single port)的 SRAM
根據晶片製造商所提供的 SRAM 規格，
以實作一條512x16bits的延遲線來看，運用單
輸 入/輸 出 阜與 雙輸 入/輸 出阜(dual port)的
面積上單阜可較雙阜節省 29%，在功率上單
阜則節省了 10%，因此我們所有的 SRAM 皆
採 用 了 單 阜 並 加 以 乒 乓(ping-pong)式 的 讀
取，如此同時達到了面積與功率的節省。 閘控制時脈(gated clock)
由於多載波系統具有guard time與guard
band，在這些時間或是子載波輸出時，若非 處於開機起始工作狀態系統是無需動作，同 時接收機系統的功能模組，部分是扮演著參 數擷取(acquisition)的角色，也就是一但得到參 數就不需要再動作，像是符元邊界的粗調， 或是整數部分與小數部分的載波頻率誤差擷 取模組，都可以在參數得到後停止運算，故 我們在這些可停止運算的模組都加上閘控制 時脈，以期節省功率。 晶片規格 完成的晶片規格列如表二，其佈局圖如 圖十一所示。
四､ 結論
本計劃完成研發適用於多載波碼域多工 (MC-CDMA)基頻接收機在快速移動的動態通 道下之演算法及硬體架構。研究成果發表於 國際性會議。硬體架構亦以晶片形式完成設 計與實作。五、參考文獻
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六、圖表
表一 單輸入/輸出埠與雙輸入/輸出阜SRAM 功率與面積比較 2x0.478x1.8 1050x236 Two-port (2r/2w) 1x512x16 2x0.435x1.8 2x693x127 Single-port (1r/1w) 2x256x16 Power @ (6MHz) Area (um2) 2x0.478x1.8 1050x236 Two-port (2r/2w) 1x512x16 2x0.435x1.8 2x693x127 Single-port (1r/1w) 2x256x16 Power @ (6MHz) Area (um2)表二 晶片規格列表
343K Gate Count
81K SRAM Size (bits)
CQFP-100 Package 5.76 Operating Frequency (MHz) 3.3/1.8 (Pad/Core) Operating Voltage (V) 30mW Power Consumption 21.7Mbps Chip Rate 20ppm Frequency Offset 10ppm Timing Offset 6.63mm2 (2.58umx2.58um) Core Size UMC 0.18um 1P6M Process 343K Gate Count 81K SRAM Size (bits)
CQFP-100 Package 5.76 Operating Frequency (MHz) 3.3/1.8 (Pad/Core) Operating Voltage (V) 30mW Power Consumption 21.7Mbps Chip Rate 20ppm Frequency Offset 10ppm Timing Offset 6.63mm2 (2.58umx2.58um) Core Size UMC 0.18um 1P6M Process 圖一 時域上週期性的通道脈衝響應 圖二 內插器係數考慮相位旋轉像的表現改 善 圖三 不同訊雜比下各通道估測器的表現 圖四 複數頻域內插器的實現方式 圖五 時域與頻域通道估測器的硬體需求量 [6] [8] [7] [3] [5]
圖六 比較使用頻域內插器與使用RLS可適 性通道估測器之系統表現 圖七 不同使用者的系統性能 圖八 不同傳輸速度與移動速度下的系統性 能 Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3 Radix-2 PE3 128 16 1024 1024 512 64 Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3
Radix-2/4/8 PE1 PE2 PE3 Radix-2 PE3 128 16 1024 1024 512 64 圖九 FFT 架構更動(上:新版, 下:舊版) CORDIC Rotation k Hˆ cxFreqData | ˆ |Hk Division Scaling Factor ORC EGC cxEQData CORDIC Rotation k Hˆ cxFreqData | ˆ |Hk Division Scaling Factor ORC EGC cxEQData 圖十 所提出的TORC架構 FFT Delay Line FFT SBD De rota to r TORC IN TC FO Despread JWLS Ch. Intp. PL L Ch. TS. CORDIC CTR Tra in P N M ul . Ch Es t Buf Ch Es t Buf In tp . D ata B uf . Fine BD FFT Delay Line FFT SBD De rota to r TORC IN TC FO Despread JWLS Ch. Intp. PL L Ch. TS. CORDIC CTR Tra in P N M ul . Ch Es t Buf Ch Es t Buf In tp . D ata B uf . Fine BD 圖十一 晶片佈局圖 [1]
