中 華 大 學

中 華 大 學 碩 士 論 文

題目：虛擬交錯技術之研究

The Study of Virtual Interleaving Technology

系 所 別：電機工程學系碩士班 學號姓名：M09301004 徐名諺 指導教授：陳棟洲 老師

中華民國 95 年 8 月

中文摘要

在無線通訊系統中，常會使用高階調變技術來增加系統之資料傳輸量(data throughput)，並使用錯誤更正碼(error-correcting codes)技術來提高系統之性能 (performance)表現，通常還會伴隨著位元交錯 (bit interleaving)技術來克服無線通 道中之連續錯誤(burst errors)，來更有效地增加系統之整體效能，這類之通訊系 統被統稱為 BICM (Bit Interleaved Coded Modulation)系統。而在寬頻無線行動通 訊 系 統 中 ， 無 線 通 道 由 於 多 路 徑 干 擾 而 造 成 的 選 擇 性 頻 率 衰 落 (frequency-selective fading)，會對寬頻傳輸產生嚴重的影響，而使用正交分頻多 工(Orthogonal Frequency Division Multiplexing, OFDM)技術，即可有效克服無線 通道之多路徑干擾問題，並且能節省頻寬與簡化接收端等化器的複雜度，近幾年 已被廣泛運用於無線通訊系統之中。雖然在系統中使用交錯技術可改善系統之解 碼效能，但也付出了硬體成本(hardware cost)以及時間延遲 (latency delay)的代 價。在本論文中，我們提出兩個方法，在不使用交錯技術的情況下，可使系統具 有交錯的效果，並節省交錯技術所產生的時間延遲與硬體花費。首先，針對 BICM 系統，提出一個具有交錯特性的錯誤更正碼新架構。此新架構在傳送端使用 N 層之現有錯誤更正碼編碼器，如里德-所羅門碼(Reed-Solomon code)、旋積碼 (convolutional code)等，在接收端也採用 N 層之解碼器來構成。以現有之編解碼 技術，新架構便可提高 N 倍之編解碼速度，同時，新架構具有交錯之特性，與 傳統之 BICM 系統相比，將可省去交錯器(interleaver)與解交錯器(deinterleaver) 之硬體成本與時間延遲。其次，在使用 OFDM 調變的系統中，實現 OFDM 調變 最簡單的方法，便是以 N 點之 IFFT 與 FFT 運算來完成其硬體實現，當使用 N 點 radix-r 之 IFFT 與 FFT 來實現 OFDM 之調變與解調，藉由省略 IFFT 與 FFT 硬體架構中第一層運算之排序電路，便能使系統獲得一大小為(N/r)×r 之等效交 錯效果，並因此省去交錯技術與排序電路原本所需花費之時間延遲與硬體成本。

ABSTRACT

In wireless communication systems, the techniques of high-level modulation, error correction coding, and interleaving are often used. The use of high-level modulation can increase the transmission throughput and bandwidth efficiency of the systems. The error correction coding techniques can improve the system performance.

And the interleaving techniques can further improve the decoding performance for the wireless channels with burst errors. Besides, the OFDM modulation technique is generally used to overcome the problem of multi-path interference under frequency-selective fading channel without using complex equalizer. Although the techniques of interleaving can deal with burst errors and improve the decoding performance, the advantage is achieved by adding hardware complexity and latency delay to the systems that use interleaving techniques. And longer latency delay will seriously affect the quality of some real-time communication systems. Therefore, this paper proposes two methods. The first is a new error-correcting architecture with the effect of interleaving for high speed wireless communication systems which may provide hundreds of Mbps or several Gbps in the future. In this architecture, N FEC encoders and decoders are used in parallel in the transmitter and receiver respectively.

Using the present decoding schemes, the decoding speed can be increased N times.

Furthermore, compared with the conventional interleaved code modulation systems, the proposed architecture has the effect of interleaving without the cost of hardware complexity and latency delay of the interleaver and deinterleaver. The second is a new FFT architecture for systems that use OFDM modulation technique. When the system adopts N-points radix-r IFFT and FFT to implement OFDM modulation and demodulation, the system can get an equivalent interleaving affect of (N/r)×r by using this new FFT architecture. Thus, the system can also save the cost of hardware and latency delay of the interleaver and deinterleaver.

總目錄

中文摘要 ………Ⅰ ABSTRACT ………Ⅱ 總目錄 ………Ⅲ 圖目錄 ………Ⅳ 表目錄 ………Ⅴ

第一章 序論 ………1

1.1 簡介 ………1

1.2 交錯技術之簡介 ………2

1.3 區塊交錯與迴旋交錯技術 ………4

第二章 具交錯效果之高速編解碼系統架構 ………11

2.1 傳統 BICM 系統概述 ………11

2.2 具交錯效果之高速編解碼架構概述 ………12

2.3 具交錯效果之高速編解碼架構使用範例 ………15

2.4 系統效能模擬與比較 ………19

第三章 適用於 OFDM 系統中具交錯效果之 FFT 架構 ………22

3.1 OFDM 系統與 FFT ………22

3.2 具交錯效果之 FFT 架構 … … … 2 5 3.3 系統效能模擬與比較 ………29

第四章 結論 ………32

參考文獻 ………34

圖目錄

圖 1.1 交錯技術概念圖 ………3

圖 1.2 區塊交錯器範例 ………5

圖 1.3 迴旋交錯器與解交錯器之架構圖 ………7

圖 1.4 迴旋交錯器與迴旋解交錯器之操作範例 ………9

圖 2.1 傳統 BICM 系統架構圖 ………11

圖 2.2 具交錯效果之高速編碼架構 ………14

圖 2.3 具交錯效果之高速解碼架構 ………14

圖 2.4 使用高速編解碼架構之 BICM 系統 ………16

圖 2.5 使用四編碼器之編碼架構 (N=4) ………16

圖 2.6 使用四解碼器之解碼架構 (N=4) ………18

圖 2.7 使用高速編解碼架構之系統模擬示意圖 ………19

圖 2.8 圖 2.8 傳統 BICM 系統之系統模擬示意圖 ………20

圖 2.9 高速編解碼架構與傳統 BICM 架構效能模擬比較圖 … … … … …21

圖 3.1 使用 OFDM 調變之典型系統架構 ………22

圖 3.2 FFT 蝶形運算結構 ………23

圖 3.3 8-point radix-2 FFT 訊號流程圖 ………24

圖 3.4 N-point Radix-r Single Path Delay Commutator 架構 ………24

圖 3.5 64-point Radix-4 Single Path Delay Commutator 架構 … … … … …25

圖 3.6 64-point Radix-4 FFT/IFFT ………27

圖 3.7 等效交錯效果示意圖 ………27

圖 3.8 使用具交錯效果之 FFT 架構之等效系統架構圖 ………28

圖 3.9 使用具交錯效果之 FFT 架構之系統模擬方塊圖 ………29

圖 3.10 IEEE 802.11a 系統模擬方塊圖 ………29

圖 3.11 系統效能比較圖(依照 IEEE 802.11a 中 OFDM symbol 之作法) …31 圖 3.12 系統效能比較圖(以 64 點調變符碼構成 OFDM symbol) ………31

表目錄

表 2.1 各編碼器之輸入資料 ………16

表 2.2 編碼完成之輸出資料 ………17

表 2.3 各解碼器之輸入資料 ………18

表 2.4 解碼完成之輸出資料 ………19

第一章 序論

1.1 簡介

近年通訊產業的蓬勃發展，各種通訊系統早已廣泛地使用於我們的生活之 中，相關的各類產品也很豐富，並帶給我們相當多的便利。以無線區域網路 (Wireless LAN)為例[1-4]，它讓使用者擺脫了網路線的束縛，可說改變了人們的 使用習慣，再加上各大城市陸續建構公眾無線區域網路，無線通訊更是徹底的融 入了日常生活之中。但隨著各式服務與應用的不斷推出，對於通訊系統之傳輸速 度，頻寬等需求也不斷升高，而各種用以提升系統效能之技術也不斷的被發展，

在 現 行 的 無 線 通 訊 系 統 中 ， 錯 誤 更 正 (error-correcting) 、 位 元 交 錯 (bit interleaving)、調變(modulation)與正交分頻多工(Orthogonal Frequency Division Multiplexing, OFDM) 調變等技術，已經廣泛的被採用，藉著在系統中使用錯誤 更正碼技術可以有效對抗傳輸通道中之雜訊並提升系統效能，並伴隨使用交錯技 術則可以抵抗通道中之連續錯誤而提升系統整體之解碼效能，使用高階調變技術 則提高了系統的資料傳輸量[5-6]，而正交分頻多工調變則能讓系統在不使用很複 雜 之 等 化 器 (equalizer) 的 情 況 下 ， 能 有 效 克 服 頻 率 選 擇 性 衰 減 通 道 (frequency-selective fading channel)下的多重路徑干擾問題，並讓系統有較高的頻 寬使用效率。

由於在系統中使用上述之各種技術能夠有效地解決各種在通訊時可能會發 生之問題，因此已有相當多的系統如無線區域網路(WLAN)、數位音訊廣播 (DAB)、數位視訊廣播(DVB)、無線都會區域網路(WiMAX)等系統，皆已採用錯 誤更正碼、交錯、調變與正交分頻多工調變等技術。但面對日益升高之資料傳輸 速度需求，不但系統之解碼速度因而相對應的需要提升，而且時間延遲 (latency delay)的問題也漸形重要，在未來的高速無線通訊傳輸系統或是即時性的通訊系 統中，較長的時間延遲可能會嚴重影響其通訊品質。

在上述的各種技術中，由於交錯技術是藉由對記憶體(memory)的讀與寫來達 到將資料重新排序的目的，所以在使用交錯技術的過程中，勢必會帶來一定的時 間延遲，而如同前面提到的，較長的時間延遲可能會嚴重影響高速無線通訊傳輸 系統或是即時性通訊系統的通訊品質，因此，在論文中我們將提出兩個方法，在 不使用交錯技術的情形下，使系統仍然具有交錯之效果，但可以藉由從系統中省 去交錯器與解交錯器(interleaver and deinterleaver)，而達到減少系統中時間延遲的 目的。

首先，本論文提出一個新的高速編解碼架構，適用於未來之高資料傳輸速率 之寬頻通訊系統，且此架構具有交錯的特性，可以同時取代系統中之交錯器與解 交錯器，並有效降低系統因交錯與解交錯所造成之時間延遲。在使用現行之錯誤 更正技術的情況下，採用本架構便能降低系統中可能花費之延遲時間，並提升系 統之解碼速度。其次，本論文提出一個適用於 OFDM 系統中具交錯效果之 FFT 架構，由於使用正交分頻多工調變的系統中，實現正交分頻多工調變與解調變的 方法是分別以反向快速傅立葉轉換(Inverse Fast Fourier Transform, IFFT)與快速 傅立葉轉換(Fast Fourier Transform, FFT)來完成，因此我們提出的架構藉由移除 IFFT 與 FFT 電路之資料輸入端的排序電路，讓系統能在不使用交錯技術的情況 下，使系統仍然具有交錯效果，並且節省使用交錯技術所造成的時間延遲與硬體 花費。

1.2 交錯技術之簡介

在系統中使用錯誤更正碼技術的原因，是因為在錯誤更正碼的更錯能力內，

錯誤更正碼能對隨機錯誤(random error)進行更錯，並進而提升系統的效能，但若 是在傳送通道中發生連續性的錯誤(burst error)，則有可能會因為超出錯誤更正碼 的更錯能力而無法將錯誤更正回來，使得系統之效能降低。因此，在使用錯誤更 正碼的系統中，常會伴隨使用交錯技術，藉由交錯技術來將連續錯誤打散，在進 行解碼前使錯誤更接近隨機錯誤，而其方法，是在傳送端的部分先經由交錯器預

先將編碼後的資料打散重新排列，如果傳送過程中發生了連續錯誤，在接收端將 可藉由解交錯器來將資料恢復為原本之順序而使連續的錯誤得以分散，並使錯誤 更正碼在有連續錯誤的通道下，仍能發揮其更錯能力。

圖 1.1 是一個使用交錯技術的簡單範例，圖 1.1(a)中 ABCDE 分別為五個未 經過交錯的碼字(codeword)，每個碼字各由五個符元(symbol)組成，假設此錯誤 更正碼有一個位元的更錯能力，且通道中出現的連續錯誤長度為一個碼字的長 度，如果沒有使用交錯技術，直接將資料以圖 1.1(a)之順序送入通道，則將可能 有一至二個碼字的資訊因為錯誤超出錯誤更正碼的更錯能力而無法解回，但如果 資料在編碼完成後，藉由交錯器將所有符元打散重新排列，如圖 1.1(b)所示，重 新排列後相鄰的符元都來自不同的碼字且原本相鄰的符元將間隔五個符元的距 離，當傳送的過程中出現連續錯誤，在接收端只要經過解交錯器來將資料順序回 復為圖 1.1(a)的順序，便能達到將連續錯誤分散的目的，最後再經過解碼的動作，

就能利用錯誤更正碼一位元的更錯能力將正確的資訊解回。因此，交錯技術的主 要概念，就是將同一個碼字中的符元在時間上打散，使原本相鄰的符元在傳送時 不是相鄰的，所以當發生連續錯誤時，錯誤將可分散至不同的碼字，而使系統的 解碼效能不會因為連續錯誤而變差。

圖 1.1 交錯技術概念圖 (a)原始資料 (b)交錯後之資料

1.3 區塊交錯與迴旋交錯技術

在交錯技術之中，兩種最普遍被使用的方法為區塊交錯(block interleaving) 與迴旋交錯(convolutional interleaving)，在這個小節中，我們將對這兩種交錯技 術作個別地介紹。

區塊交錯技術：

實現區塊交錯技術的區塊交錯器(block interleaver)為一個 M×N 大小的記憶 體(memory)，如圖 1.2(a)所示，藉由將編碼完成的資料寫入此記憶體後再讀出，

便可將資料打散並重新排列。當傳送端的資料編碼完成後，首先將編碼後的符元 依照列的方向依序寫入記憶體，直到記憶體所有列皆被填滿後，再依行的方向來 將資料讀出，而經過這樣的寫入與讀出的動作後，便完成傳送端交錯的動作，達 到將資料打散並重新排列目的。而在接收端，使用與傳送端大小相同的記憶體來 做區塊解交錯器(block deinterleaver)，當進行解交錯時，利用與傳送端相反的順 序來寫入與讀出資料，寫入時先依行的方向將資料寫入解交錯器，待所有行皆填 滿後，再以列的方向來將資料讀出，如此，即可將符元的排列順序回復為原始之 排列順序，然後就能進行後續解碼的動作。

接著我們以一個大小為 4×6 之區塊交錯器與解交錯器為例子，介紹區塊交錯 器與解交錯器之實際操作，首先，圖 1.2(b)所示為區塊交錯器之操作方式，當寫 入資料時，依照圖中輸入之箭頭所示方向，以列的方向進行寫入交錯器的動作，

等到第一至四列皆填滿後，再依照行的方向進行讀的動作，如圖中輸出之箭頭所 示之方向，將第一至六行的資料依序讀出，這樣即完成交錯的動作，而輸出的資 料亦如圖中所示，為一個被打散並重新排列之資料序列。

圖 1.2(c)所示為接收端之區塊解交錯器的操作方式，區塊解交錯器與區塊交 錯器相同，為一個 4×6 之記憶體，但資料寫入與讀出的方向與區塊交錯器不同，

當進行解交錯時，先以行的方向寫入解交錯器，如圖中輸入之箭頭所示，等到第 一行至第六行皆填滿後，再依照列的方向將第一列至第四列的資料讀出，如圖中 輸出之箭頭所示，如此便將資料回復為原始的順序而完成解交錯。

圖 1.2 區塊交錯器範例 (a)M×N 之區塊交錯器 (b)4×6 之區塊交錯器 (c)4×6 之區塊解交錯器

因為區塊交錯技術在傳送端與接收端各使用一個大小為 M×N 的記憶體來達 到將資料重新排列的目的，因此，在交錯與解交錯的過程中，等待資料寫入記憶 體到資料讀出記憶體，各需花費與記憶體大小相當的等待時間，才能從記憶體讀 出資料，所以也就是說，在交錯與解交錯的過程中一共會產生 2(M×N)之時間延 遲。而在硬體的花費方面，雖然在傳送端與接收端各使用一個 M×N 的記憶體就 足夠完成交錯的動作，但在實際應用中，通常在傳送端與接收端都各會使用兩個 M×N 的記憶體，當一個記憶體在進行資料輸出的動作時，另一個能夠同時進行 資料寫入的動作，如此交錯器與解交錯器才能有更高的使用效率，所以在實際應 用中，區塊交錯技術的硬體花費一共是 4(M×N)。

迴旋交錯技術：

迴旋交錯器(convolutional interleaver)由 N 個移位暫存器(shift register)構 成，如圖 1.3 左半部所示，在交錯器的輸入端與輸出端各有一個切換器(switch)，

並且兩者為同步，在輸入端的切換器負責將資料依序寫入各暫存器，而在交錯器 輸出端的切換器則負責同步地將暫存器輸出之資料取出。在這 N 個暫存器中，

因為第一個暫存器大小為 0，所以輸入第一個暫存器的資料將不被暫存且直接輸 出，而其他的暫存器大小則都不相同，在所有相鄰的暫存器中，後者皆比前者大 W 個符元大小，當編碼完成的資料要進行交錯時，藉由切換器將編碼後的符元依 序輸入第一到第 N 個移位暫存器，切換器每送一個符元至一個暫存器後隨即切 換至下一個暫存器再送入下一個符元，當切換器將資料送入第 N 個暫存器後，

會再回到第一個暫存器來接續送入下一個符元，然後在依這樣的順序一直循環下 去。因為迴旋交錯器由移位暫存器構成，所以每當切換器送入一個新的符元至暫 存器時，暫存器中所有的資料便會向右移一位，而暫存器中最右邊的符元就會移 出暫存器，然後再藉由交錯器輸出端的切換器來將移出暫存器的符元取出，最 後，從這 N 個位移暫存器移出並經過交換器取出的資料即為完成交錯並且重新 排列的符元，然後就能進行數位調變或是送入通道。

而在接收端的迴旋解交錯器(convolutional deinterleaver)架構與傳送端之迴 旋交錯器架構類似，如圖 1.3 中右半部所示，迴旋解交錯器同樣由 N 個移位暫存 器與兩個同步的切換器所構成，但不同的是解交錯器中第一到第 N 個暫存器，

後者皆比前者小 W 個符元大小，且第 N 暫存器大小為 0，而解交錯器操作的方 式與交錯器相同，當資料要進行解交錯時，藉由解交錯器輸入端之切換器依序在 第一個到第 N 個暫存器間切換，將符元依序送入這些暫存器，然後再由解交錯 器輸出端的切換器來將被移出暫存器的符元取出，如此便能將所有符元回復到原 始編碼的順序，然後再利用解碼器來進行解碼的動作。

圖 1.3 迴旋交錯器與解交錯器之架構圖

接著我們再以一個簡單的例子作說明，圖 1.4 為使用 4 個移位暫存器且 W=1 之迴旋交錯器與解交錯器的操作圖，當資料經過交錯器後，接著再用解交錯器來 恢復資料的原始順序。圖 1.4(a)為處理第 1 到 4 個符元時交錯器與解交錯器的狀 態，其中×表示未知的值，當 1 輸入第一個暫存器時，因為不做暫存所以就直接 輸出，而 2、3、4 存入暫存器後，因為還沒有舊的資料被位移出暫存器，所以第 二、三、四個暫存器的輸出皆為未知，而在接收端因為只有 1 存入第一個暫存器，

所以解交錯器的輸出皆為未知。

圖 1.4(b)為處理第 5 到第 8 個符元時交錯器與解交錯器的狀態，其中 5 因為 第一個暫存器不做暫存而直接輸出，另外三個移位暫存器，因為有新的資料輸 入，所以原本存於暫存器中的資料都向右位移一位，而 2 因此就從第二個暫存器 移出，所以在接收端 5 跟 2 就存入解交錯器中對應的暫存器，並使舊有的資料向 右位移一位，但解交錯器未有輸出。

圖 1.4(c)為處理第 9 到第 12 個符元時交錯器與解交錯器的狀態，其中 9 因 為第一個暫存器不做暫存而直接輸出，而 10、11、12 被送入移為暫存器後使暫 存器中舊有的資料向右移一位，使得 6 與 3 從暫存器輸出，所以在接收端解交錯 器的部分則將 9、6、3 存入其對應的暫存器中並且使舊有資料向右位移一位，但 解交錯器仍未有已知的輸出資料。

圖 1.4(d)為處理第 13 到第 16 個符元時交錯器與解交錯器的狀態，13 經過第 一個暫存器後直接輸出，而 14、15、16 被送入移位暫存器後使暫存器中舊有的 資料向右移一位，因此 10、7 與 4 依序自交錯器的暫存器輸出，然後在接收端 13、10 與 7 被存入對應的暫存器後使暫存器內的資料向右位移一位，並使得 1、

2 與 3 從解交錯器的暫存器中輸出，而 4 因為經過解交錯器的第四個暫存器而不 做暫存然後直接輸出，則經由解交錯器輸出端之切換器取出之符元依序為 1、2、

3、4，然後就能將解交錯後回復原始順序之符元送給解碼器來進行解碼，而以上 的動作將不斷重複直到所有經過交錯的資料都回復為原始順序並且能夠進行解 碼為止。

圖 1.4 迴旋交錯器與迴旋解交錯器之操作範例

使用迴旋交錯技術的效果與使用區塊交錯技術的效果相當接近，但使用迴旋 交錯技術時，從交錯到解交錯共需花費 M(N-1)的等待時間，而硬體花費方面，

傳送端的迴旋交錯器與接收端的迴旋解交錯器一共使用大小為 M(N-1)的記憶 體，其中 M=NW。

從以上的介紹中，我們發現使用交錯技術，雖然能有效地將通道中可能發生 的連續錯誤打散，使系統的解碼效能不會因連續錯誤而降低，但相對的，必須付 出一定的硬體花費，以及在交錯與解交錯過程中產生的時間延遲。以區塊交錯技 術而言，若使用大小為 M×N 之記憶體為交錯器與解交錯器，則硬體的花費至少 為 2(M×N)，而時間延遲大小同樣為 2(M×N)。以迴旋交錯技術來說，若交錯器與 解交錯器各使用 N 個移位暫存器來實現，則硬體的花費為 M(N-1)，其中，M=NW，

W 為迴旋交錯器中所使用之最小且不為 0 之移位暫存器大小，而時間延遲大小同 樣為 M(N-1)。雖然使用迴旋交錯技術可以比使用區塊交錯技術節省一半的硬體 花費與延遲時間，但相對的，迴旋交錯器與解交錯器的控制電路比區塊交錯器與 解交錯器複雜很多。

第二章 具交錯效果之高速編解碼系統架構

2.1 傳統 BICM 系統概述

在無線通訊系統中，經常使用錯誤更正碼、位元交錯與調變等技術來提高系 統之效能，這類的通訊系統被統稱為 BICM (Bit Interleaved Coded Modulation)系 統[7-8]。

傳統的 BICM 系統架構如圖 2.1 所示，在傳送端包括順向錯誤更正碼編碼、

交錯與調變，而在接收端則有相對應之解調變、解交錯與順向錯誤更正碼解碼。

在 BICM 系統中使用錯誤更正碼的目的是為了對抗通道中可能出現的隨機錯 誤，利用錯誤更正碼的更錯能力來提升系統效能，再伴隨使用交錯技術來對抗通 道中可能出現之連續錯誤，以提升系統解碼效能，而使用調變技術，則提高系統 的資料傳輸量。以 IEEE 802.11a WLAN 為例，採用的順向錯誤更正碼為旋積碼 (Convolutional code)，再以維特比解碼器(Viterbi decoder)來進行解碼，並搭配使 用區塊交錯技術來提高解碼效能，再分別使用 BPSK、QPSK、16QAM、64QAM 等四種方式來進行調變。

圖 2.1 傳統 BICM 系統架構圖

在未來的高速無線通訊傳輸系統，系統的速度可能高達數百 Mbps，甚至數 個 Gbps，因此系統將需要較高的編解碼速度，而經由對記憶體讀寫資料來實現 將資料打散與回復順序之區塊交錯與解交錯技術，因為會產生時間延遲，因此對 於一些即時通訊系統來說，可能會嚴重影響其通訊品質，所以我們提出一個高速 編解碼架構，在不使用交錯器的情形下，可以使系統有高速的編解碼，並且具有 交錯的效果。

2.2 具交錯效果之高速編解碼架構概述

本論文提出具交錯效果之高速編解碼架構，主要是由現有之錯誤更正編解碼 技術，如里德-所羅門碼(Reed-Solomon code)、旋積碼(Convolutional code)等，並 結合序列至並列轉換器(S/P)與並列至序列轉換器(P/S)所構成。其中，在傳送端 的編碼架構如圖 2.2 所示，由一個序列至並列轉換器、N 個平行之順向錯誤更正 編碼器、與一個並列至序列轉換器所構成。當要進行編碼時，要傳送之資料串先 經由序列至並列轉換器轉換成 N 個並列之低速資料串，再分別由 N 個平行之編 碼器來進行個別編碼，最後再將編完碼之並列資料串經由並列至序列轉換器轉換 成序列資料串。在此編碼架構中之各級訊號轉換關係式表示如下：

k i

j S

X =

，k = 0, 1, 2, …、i = k mod N、j = floor(k/N) (1)

i j

l Y

V =

，l = j × N + i、i = 0, 1, 2, …, N – 1、j = 0, 1, 2, … (2)

其中，S

k

為輸入資料串， 下標k表示資料於時間上的順序； 為經序列至並列 轉換後之資料，上標i代表編碼器之編號，下標j表示資料位元進入各編碼器時於 時間上的順序； 為各編碼器之輸出，上標i代表編碼器之編號，下標j表示時間 上的順序； 則是經並列至序列轉換後之資料串，下標l表示編碼後資料之時間

i

X j

i

Y j

V

l

順序。最後，編完碼之資料便進行數位調變，再透過射頻電路將訊號傳送至通道。

在接收端之解碼架構則如圖 2.3 所示，由一個序列至並列轉換器、N 個平 行之順向錯誤更正碼解碼器、與一個並列至序列轉換器所構成，且操作方式與編 碼架構相同，當要進行解碼時，序列資料串同樣先經由序列至並列轉換器轉換成 N 個並列之低速資料串，再分別由 N 個平行之解碼器來進行解碼，最後再將解碼 完成之並列資料串經由並列至序列轉換器轉換成序列資料串。在解碼架構中之訊 號轉換關係式表示如下：

l i

j

V

Yˆ = ，l = 0, 1, 2, …、i = l mod N、j = floor(l/N) (3) ˆ

i j

k

X

Sˆ = ˆ ，k = j × N + i、i = 0, 1, 2, …, N – 1、j = 0, 1, 2, … (4)

當接收訊號完成數位解調轉換為位元資料串 後，先經由序列至並列轉換器

轉換成 N 個並列之低速資料串

ⁱ

，再分別由 N 個平行之解碼器來進行個別解碼。

此時，若有連續之錯誤產生，錯誤將會被分散到不同之解碼器，因而得到交錯之 效果，而分散之程度則與 N 成正比。最後，解完碼之並列資料串 再經由並列 至序列轉換器轉換成原始之序列資料串 。

Vˆ l

Yˆ

j

i

Xˆ

j

Sˆ k

圖 2.2 具交錯效果之高速編碼架構

圖 2.3 具交錯效果之高速解碼架構

2.3 具交錯效果之高速編解碼架構使用範例

在這小節中將以一個範例介紹編解碼架構之操作方式，並解釋為何能達到交 錯的效果。使用本論文提出之高速編解碼架構的 BICM 系統架構如圖 2.4 所示，

我們以高速編碼架構取代傳統 BICM 系統之編碼器與交錯器，再以對應之高速解 碼架構取代傳統 BICM 系統之解交錯器與解碼器，而此範例中使用之高速編解碼 架構，在編碼架構與解碼架構中各別使用了四個順向錯誤更正碼之編碼器與解碼 器，即 N=4。

圖 2.5 所示為使用四個編碼器之高速編碼架構，當資料進行編碼時，首先序 列輸入之資料S

_k

經過序列至並列轉換器後，依照 2.2 節之式(1)，將資料轉換成四 個較低速之並列資料串，再送給各編碼器來進行編碼，則各編碼器之輸入如表 2.1 所示，而各編碼器編碼完成後輸出之碼字再經由並列至序列轉換器轉換為序 列資料串，根據 2.2 節之式(2)，則編碼完成之資料串如表 2.2 所示，最後，編碼 架構編碼完成之資料經過數位調變後，再由射頻發射電路將訊號送入通道即完成 傳送端之所有動作。

觀察編碼完成輸出之資料，我們很容易可以發現相鄰之碼字(codeword)是來 自不同之編碼器，而稍後於接收端進行解碼時便是利用此一特性，將連續錯誤分 散給不同解碼器來分擔，而達到交錯之效果，並使錯誤更正碼能發揮其更錯能力。

圖 2.4 使用高速編解碼架構之 BICM 系統

圖 2.5 使用四編碼器之編碼架構 (N=4)

表 2.1 各編碼器之輸入資料

0 1 2 3 4 5 6

=

0

X

j S

0

S

4

S

8

S

12

S

16

S

20

S

24

=

1

X

j S

₁

S

₅

S

₉

S

₁₃

S

₁₇

S

₂₁

S

₂₅

=

2

X

j S

2

S

6

S

10

S

14

S

18

S

22

S

26

=

3

X

j S

3

S

7

S

11

S

15

S

19

S

23

S

27

j

i

X

j

表 2.2 編碼完成之輸出資料

l 0 1 2 3 4 5 6

=

V

_l

⁰ _{1 1 1}

Y

0

Y

₀ ¹

Y

₀ ²

Y

₀ ³

Y

⁰

Y

¹

Y

²

l 7 8 9 10 11 12 13

=

V

_l Y

₁ ³

Y

₂ ⁰

Y

₂ ¹

Y

₂ ²

Y

₂ ³

Y

₃ ⁰

Y

₃ ¹

l 14 15 16 17 18 19 20

=

V

_l

² _{4 4 4 4}

Y

3

Y

₃ ³

Y

⁰

Y

¹

Y

²

Y

³

Y

₅ ⁰

而在解碼架構的部分，如圖 2.6 所示，同樣使用四個解碼器來進行與傳送端 相對應之解碼動作，首先訊號自射頻接收電路接收後，先完成數位解調變後，再 經由此解碼架構來進行解碼。當解調完成的資料要進行解碼時，序列輸入的資料 串 經過序列至並列轉換器，轉換成四個較低速之並列資料串，再送給各解碼器 來進行解碼，則根據 2.2 節式(3)，各解碼器之輸入如表 2.3 所示。而觀察各解碼 器之輸入將可以發現，接收時相鄰的碼字被分配到不同之解碼器來進行解碼，因 此假使在通道中出現了連續性的錯誤，會因為相鄰之碼字是以不同之解碼器來進 行解碼而讓連續錯誤被分散至不同解碼器，使得錯誤更正碼能在其更錯能力內發 揮更錯之效果，最後各解碼器解碼完成之資料再依照 2.2 節式(4)，經並列至序列 轉換器將並列資料轉換成一序列資料後，則輸出資料如表 2.4 所示，如此即完成 解交錯與解碼的動作。

Vˆ l

圖 2.6 使用四解碼器之解碼架構 (N=4)

表 2.3 各解碼器之輸入資料

0 1 2 3 4 5 6

= ˆ

0

Y

_j

4 12 24

ˆ 0

V

V ˆ

V ^ˆ ₈

V ˆ

V ˆ 16 V ˆ ₂₀

V ˆ

= ˆ

1

Y j

i

Yˆ

j

j V ˆ

1 V ˆ 5 V ˆ ₉ V ˆ ₁₃ V ˆ ₁₇

V ˆ

21 V ˆ 25

= ˆ

2

Y

_j

2 14 22

V ˆ

V ^ˆ ₆ V ˆ ₁₀

V ˆ

V ˆ 18

V ˆ

V ˆ 26

= ˆ

3

Y

_j

3 11

V ˆ

V ^ˆ ₇

V ˆ

V ^ˆ ₁₅ V ˆ ₁₉ V ˆ ₂₃

V ˆ

₂₇

表 2.4 解碼完成之輸出資料

k 0 1 2 3 4 5 6

Sˆ

_k

= X ˆ ₀ ⁰ X ˆ ¹ ₀ X ˆ ₀ ² X ˆ ₀ ³

X ˆ

₁ ⁰

X ˆ

₁ ¹

X ˆ

₁ ²

k 7 8 9 10 11 12 13

Sˆ

_k

=

X ˆ

₁ ³

X ˆ

₂ ⁰

X ˆ

₂ ¹

X ˆ

₂ ²

X ˆ

₂ ³ X ˆ 3 ⁰ X ˆ ¹ ₃

k 14 15 16 17 18 19 20

Sˆ

_k

= X ˆ ₃ ² X ˆ ₃ ³

X ˆ

₄ ⁰

X ˆ

₄ ¹

X ˆ

₄ ²

X ˆ

₄ ³ X ˆ 5 ⁰

2.4 系統效能模擬與比較

為了驗證本論文所提出之高速編解碼架構具有交錯效果，我們將與傳統之 BICM 系統做效能的比較，以 MATLAB 軟體模擬分析兩系統在雷利衰減通道 (Rayleigh fading channel)模型下之解碼效能。圖 2.7 為以 MATLAB 模擬使用高速 編解碼架構之系統架構圖，其中，傳送端的編碼架構採用 N = 3 之(2,1,6)旋積碼 來進行編碼，調變方式則分別使用 QPSK、16-QAM 與 64-QAM 等方式來進行，

接收端在解調變過後，再以使用維特比解碼器的解碼架構來進行解碼，且 N = 3。

而傳輸通道以一雷利衰減通道加上高斯白雜訊(AWGN)通道模型來進行模擬。

圖 2.7 使用高速編解碼架構之系統模擬示意圖

至於用以比較之傳統 BICM 系統，如圖 2.8 所示，其中傳送端之編碼技術同 樣採用(2,1,6)旋積碼來進行編碼，經過一個大小為 3symbols × 16bits 之區塊交錯 器來將編碼後之資料進行交錯的動作後，再分別採用 QPSK、16-QAM 與 64-QAM 等方式來進行調變，而在接收端的部分，先對資料進行解調變後，再以一大小為 3symbols × 16bits 之區塊解交錯器來進行解交錯，最後再以維特比解碼器來對完 成解交錯之資料進行解碼的動作，而傳輸通道同樣以一雷利衰減通道加上高斯白 雜訊通道模型來進行模擬。

圖 2.8 傳統 BICM 系統之系統模擬示意圖

兩系統在雷利衰減通道模型下，以 MATLAB 模擬之系統效能如圖 2.9 所示，

相較於傳統之 BICM 架構，使用我們提出之架構，在位元錯誤率為 時可比傳 統 BICM 系統好約 2 ~ 3 dB。因此證明本論文所提出之高速編解碼架構在沒使用 交錯電路的情形下便能獲得相當於大小為 3 × ∞ 之交錯效果，並進一步提升解碼 之效能。

10

⁻ 4

5 10 15 20 25 30 35 40

10^-4 10^-3 10^-2 10^-1 10⁰

SNR

Bit Error Probability

BICM (64QAM) Proposed (64QAM) BICM (16QAM) Proposed (16QAM) BICM (QPSK) Proposed (QPSK)

圖 2.9 高速編解碼架構與傳統 BICM 架構效能模擬比較圖

第三章 適用於 OFDM 系統中具交錯效果之 FFT 架構

3.1 OFDM 系統與 FFT

在無線寬頻通訊系統中，無線通道由於多重路徑干擾問題而造成選擇性頻率 衰落(frequency-selective fading)，對於寬頻傳輸會產生嚴重的影響，而使用正交 分頻多工(OFDM)調變技術因為能有效解決無線通道之多重路徑干擾問題，因此 OFDM 調變技術已經普遍的使用於許多系統之中。

由於在系統中使用正交分頻多工調變技術能有效克服頻率選擇性衰落通道 下之多重路徑干擾問題，並有簡化接收端等化器之複雜度以及節省頻寬等好處。

因此，如無線區域網路(WLAN)、數位音訊廣播(DAB)、數位視訊廣播(DVB)、

無線都會區域網路(WiMAX)等系統，皆已使用 OFDM 調變技術來解決多路徑之 干擾等問題。而實現 OFDM 系統之調變與解調最簡單的方法是以反向離散傅立 葉轉換(Inverse Discrete Fourier Transform, IDFT)和離散傅立葉轉換(Discrete Fourier Transform, DFT)來完成，但因為 IDFT 與 DFT 需要大量的運算量而難以 於硬體上實現，因此又逐漸發展出以反向快速傅立葉轉換(Inverse Fast Fourier Transform, IFFT)與快速傅立葉轉換(Fast Fourier Transform, FFT)來將 IDFT 與 DFT 於硬體上實現[9]。圖 3.1 所示為一使用 OFDM 調變的典型系統架構圖，在 傳送端便是以 N 點之 IFFT 來將數位調變後之資料調變至 N 個載波上，而在接收 端的部分則是相對應地以 N 點之 FFT 來進行 OFDM 解調變。

圖 3.1 使用 OFDM 調變之典型系統架構

在DFT的演算中，若使用不同的基底來進行簡化，如radix-2、radix-4、radix-8 等，將可以得到不同的FFT硬體架構，以N點之FFT運算為例，若是使用基底為 2 之radix-2 FFT，則N點之FFT運算架構將由 2 點之蝶狀運算為基本單位，如圖 3.2(a) 所示，每次的蝶狀運算(butterfly)將需要兩點輸入資料來完成，而整個FFT運算架 構需要log

₂

(N)層的蝶狀運算。若是使用基底為 4 之radix-4 FFT，則N之點FFT運 算架構將由 4 點之蝶狀運算做為基本單位，如圖 3.2(b)所示，每次的蝶狀運算需 要四點輸入資料來完成，而整個FFT運算架構將需要log

₄

(N)層之radix-4 蝶狀運 算。

當以做 8 點之 FFT 為例，若是選用 radix-2，則完整之信號流程圖如圖 3.3 所示，整個運算將需要 3 層的蝶狀運算來完成，第一層的輸入資料經排列後依照 FFT 需要的順序輸入，再每兩筆資料去做一次蝶狀運算，如 與 為同一次 蝶狀運算所需資料，而第一層各組蝶狀運算完成之資料，即為第二層各組蝶形運 算之輸入資料，第二層輸出之資料亦為第三層各組蝶狀運算之輸入，最後第三層 之蝶狀運算完成之資料即為最終 FFT 之輸出結果。

) 0 (

x x(4)

圖 3.2 FFT 蝶形運算結構(a)Radix-2 butterfly (b)Radix-4 butterfly

圖 3.3 8-point radix-2 FFT 訊號流程圖

在硬體實現方面，依照 FFT 運算之訊號流程圖，可使用圖 3.4 所示之 Radix-r Single Path Delay Commutator 的架構來做硬體上的實現，對做同樣點數之 FFT 運 算來說，使用不同之基底雖然不影響運算結果，但使用 radix-4 甚至 radix-8 不但 可以比使用 radix-2 減少硬體中乘法器的使用量並使運算效能有所提升，不過相 對的卻也使硬體設計的複雜度變高了，因此，在硬體實現 FFT 時，首先要在硬 體複雜度與運算效能兩者中取得一個平衡點，使用最適合之基底來實現 FFT。

圖 3.4 N-point Radix-r Single Path Delay Commutator 架構

3.2 具交錯效果之 FFT 架構

以IEEE 802.11a為例，假設我們選擇以Radix-4 Single Path Delay Commutator 之架構來實現 64 點之IFFT與FFT[10-11]，如圖 3.5 所示，因為log

4

(64)=3，所以 64 點IFFT與FFT需要三層運算來完成，而每個層中各需要有一個commutator來將 各層之輸入做一次重新排列的動作，來符合各層蝶狀運算之需求，但在IEEE 802.11a系統中，如圖 3.1 所示之系統架構圖，編碼完成之資料會先經過交錯器來 做一次打散重新排列的動作，再來進行數位調變與OFDM調變，因此我們發現資 料經過交錯再經過IFFT之第一層的commutator 後，一共做了兩次的重新排序，

第一次是為了打散相鄰的碼字(codeword)以克服連續錯誤的問題，第二次則是為 了IFFT之蝶狀運算所需而將資料重新排列，因此資料經過兩次的重新排列後，最 後完成OFDM調變之資料於頻譜上所見之順序是呈現一個被打散後的分佈情形。

圖 3.5 64-point Radix-4 Single Path Delay Commutator 架構

接著我們再繼續以 IEEE 802.11a 系統為例子來考慮，如果不使用交錯器與 解交錯器，並且移除 IFFT 與 FFT 硬體架構中第一層的 commutator，也就是說編 碼完成的碼字不經過重新排列直接去做數位調變，而當進行 IFFT 與 FFT 時，在 第一層之蝶狀運算的輸入將按照原始資料順序去送入，如圖 3.6(a)所示，在 IFFT 與 FFT 架構中第一層的蝶狀運算，將變成依照 之順序，其中 k=0,1,…,63，

也就是依照資料之原始順序然後每四筆資料去做一次蝶狀運算，而非如圖 3.6(b) 所示當 經過 commutator 後，依

) (k x

) (k

x x′(i)的順序然後每四筆做一次蝶狀運算，例 如圖 3.6(b)中所示，x(0)x(16)x(32)x(48)便是同一次蝶狀運算之輸入資料。

再比較圖 3.6(a)與圖 3.6(b)，兩者皆為 IFFT 與 FFT 之第一層之運算架構，圖 3.6(b)為原始之架構，圖 3.6(a)則是拿掉第一層之 commutator，但兩者使用之蝶狀 運算以及剩下的第二層與第三層之架構完全是相同的，因此在圖 3.6(a)中的蝶狀 運算相當於是把原始順序的x(k)當作經過 commutator 後的x′(i)去做蝶狀運算，

而如之前言，因為我們同時拿掉交錯器與 IFFT 架構中第一層的 commutator，因 此 IFFT 之資料輸入順序即為原始資料順序，而因為 IFFT 是用以實現 OFDM 之 載波調變，假設我們將 x(k)改以 d(k)表示，則結果相當於是將 依序載到第 個載波位置上，我們再將這個等效的結果以圖 3.7(a)表示，觀察圖 3.7(a)中 資料的順序，我們可以發現其順序相當於經過一個大小為 16×4 的交錯器，如圖 3.7(b)中所示，並可以下列之關係式來表示：

) (k d )

(i x′

) ( ) (k x i

d = ′ ，k=0,1,2, ...、i =(64/4)(k mod 4)+floor(k/4) (5)

圖 3.6 64-point Radix-4 FFT/IFFT(a)第一層之原始架構 (b)第一層省去 commutator 之架構

圖 3.7 等效交錯效果示意圖(a)等效之 OFDM 頻譜示意圖 (b)等效之交錯器

因此，如果在使用 OFDM 調變的通訊系統中，當使用 64 點 radix-4 之 IFFT 與 FFT 來實現 OFDM 之調變與解調變時，如果傳送端中不使用交錯器並且同時 又將 IFFT 中第一層之 commutator 省去，將可以獲得一個等效之 16×4 交錯效果，

而在接收端不需使用解交錯器並只要同樣拿掉 FFT 之第一層的 commutator，便 可得到一個等效之解交錯效果。

而對於其他使用 N 點 radix-r 之 IFFT 與 FFT 來實現 OFDM 調變與解調變之 系統而言，使用這樣的方法，將能獲得大小為(N/r)×r 之等效交錯效果，並可以 式(5)來表示資料經過交錯前後的關係，其中 i =(N/r)(k mod r)+floor(k/r)，而等效 之系統架構圖可以圖 3.8 所示之架構來表示。

圖 3.8 使用具交錯效果之 FFT 架構之等效系統架構圖

3.3 系統效能模擬與比較

圖 3.9 所示為一個參考 IEEE 802.11a 系統，並使用本論文提出的適用於 OFDM 系統中具交錯效果之 IFFT 與 FFT 架構，藉由省略 IFFT 與 FFT 硬體架構 中第一個 commutator 來使系統獲得一等效之交錯效果，其中等效之交錯與解交 錯器的大小為 16×4。圖 3.10 以 IEEE 802.11a 系統為例，是一個使用 OFDM 調變 技術的典型系統架構圖，我們以 Matlab 軟體依照圖 3.9 與圖 3.10 所示之架構圖，

分別模擬使用具交錯效果之 FFT 架構的系統與 IEEE 802.11a 系統在一指數遞減 雷利通道(Exponentially Decaying Rayleigh Fading Channel, EDRF Channel)下之系 統效能。

圖 3.9 使用具交錯效果之 FFT 架構之系統模擬方塊圖

圖 3.10 IEEE 802.11a 系統模擬方塊圖

在這兩個系統中，錯誤更正碼皆採用(2,1,6)旋積碼(Convolutional Code)，調 變技術分別使用 BPSK、QPSK、16QAM、64QAM，但是為了與採用具交錯效果 之 FFT 架構的系統所獲得的等效交錯效果比較，因此在比較用的 IEEE 802.11a 系統中，使用大小為 4×16 之區塊交錯器與解交錯器，而在 OFDM 調變的部分，

我們分別以兩種不同作法來進行模擬，再將模擬結果分別以圖 3.11 與圖 3.12 來 表示，其中，圖 3.11 之模擬結果是按照 IEEE 802.11a 中正交分頻多工符碼(OFDM symbol)的安排，以 48 個調變符碼加上 4 個導頻(pilot)信號，並且將 12 個不使用 之子載波的位置補 0，以這樣 64 點的資料為一個 OFDM symbol，然後再經由 IFFT 與 FFT 來實現 OFDM 之調變與解調，而圖 3.12 之模擬結果則是不按照 IEEE 802.11a 之安排，直接以 64 點的調變符碼去構成一個 OFDM symbol，不插入導 頻信號也不補 0，然後再經由 IFFT 與 FFT 來完成 OFDM 之調變與解調變，而傳 輸通道的部分，如圖中所示，以一指數遞減雷利通道模型加上高斯白雜訊通道模 型來進行模擬。

兩系統於指數遞減雷利通道下之系統效能模擬結果分別如圖 3.11 與圖 3.12 所示，在圖 3.11 中，兩系統效能在位元錯誤率為 時，除了 BPSK 與 QPSK 的部分約有 1.5dB 的效能提升，其餘都約有相當之效能，而在圖 3.12 中，兩系 統效能在位元錯誤率為 時，除了 64QAM 約有 1dB 的效能差異，其餘都有相 當接近之效能，因此，在省去交錯器、解交錯器以及 IFFT 與 FFT 硬體架構中兩 個 commutator 的情形下，系統仍然可以與使用交錯技術之系統有相當之效能，

但卻因為省去交錯器、解交錯器與兩個 commutator，而使系統能夠省去使用交錯 技術以及使用 commutator 所花費之時間延遲與硬體面積。

10

⁻ 4

10

⁻ 4

0 5 10 15 20 25 30 10^-4

10^-3 10^-2 10^-1 10⁰

SNR in dB

Bit Error Probability

Pb of BPSK fft input interleaving Pb of BPSK 3*16 interleaving Pb of BPSK uninterleaving Pb of QPSK fft input interleaving Pb of QPSK 3*16 interleaving Pb of QPSK uninterleaving Pb of 16QAM fft input interleaving Pb of 16QAM 3*16 interleaving Pb of 16QAM uninterleaving Pb of 64QAM fft input interleaving Pb of 64QAM 3*16 interleaving Pb of 64QAM uninterleaving

圖 3.11 系統效能比較圖(依照 IEEE 802.11a 中 OFDM symbol 之作法)

0 5 10 15 20 25 30

10^-5 10^-4 10^-3 10^-2 10^-1 10⁰

SNR in dB

Bit Error Probability

Pb of BPSK fft input interleaving Pb of BPSK 4*16 interleaving Pb of BPSK uninterleaving Pb of QPSK fft input interleaving Pb of QPSK 4*16 interleaving Pb of QPSK uninterleaving Pb of 16QAM fft input interleaving Pb of 16QAM 4*16 interleaving Pb of 16QAM uninterleaving Pb of 64QAM fft input interleaving Pb of 64QAM 4*16 interleaving Pb of 64QAM uninterleaving

圖 3.12 系統效能比較圖(以 64 點調變符碼構成 OFDM symbol)

第四章 結論

在現行的各種通訊系統中，經常採用交錯技術來解決有衰減特性之通道中可 能發生的連續錯誤問題，藉由使用交錯技術便能將連續錯誤分散並且提升系統解 碼之效能，但相對付出的代價是時間延遲與硬體的花費，因此本論文提出兩個架 構，在不使用交錯技術的情況下，可以使系統具有交錯的效果。在第二章中，我 們提出一個具有交錯效果之高速編解碼架構，此新架構在傳送端使用 N 層之現 有錯誤更正碼編碼器，如里德-所羅門碼、旋積碼等，在接收端也採用 N 層之解 碼器來構成。以現有之編解碼技術，新架構便可提高 N 倍之編解碼速度，可符 合未來高速無線通訊傳輸系統之需求。同時，此架構具有交錯之特性，與傳統之 BICM 系統相比，將可省去交錯器與解交錯器之硬體成本與時間延遲，更適合應 用於即時通訊系統中。

而在使用 OFDM 調變技術的系統中，藉由將資料載至互為正交的載波上，

使系統能有效節省頻寬並對抗多重路徑的干擾問題。我們發現在以 radix-r 之 IFFT 與 FFT 來實現 OFDM 調變的同時，只要對 IFFT 與 FFT 的架構作些微的改 變，便能使系統獲得一等效交錯效果，因此在第三章中，我們提出一個適用於 OFDM 系統中具交錯效果之 FFT 架構，使用此 FFT 架構便能使系統在不使用交 錯技術的情況下，獲得一個大小為(N/r)×r 之等效交錯效果。以 IEEE 802.11a 系 統為例，使用 64 點 IFFT 與 FFT 來完成 OFDM 調變與解調變，當以 radix-4 之 IFFT 與 FFT 架構來實現時，在省去交錯技術與 IFFT 及 FFT 架構中第一個排序 電路的情形下，將獲得一個 16×4 的等效交錯效果而能夠對抗連續錯誤的問題，

但卻能因此而省去交錯技術與排序電路產生之時間延遲問題與硬體成本。

最後針對論文中提出的兩個架構，我們皆以 MATLAB 軟體模擬使用新架構 之系統效能，並分別與傳統 BICM 架構之解碼效能以及典型使用 OFDM 調變技 術之系統進行效能比較，驗證了所提出之高速編解碼架構在沒使用交錯電路的情 形下便能獲得相當於大小為 N × ∞之交錯效果，並進一步提升解碼之效能，而使 用具交錯效果之 FFT 架構，當以 radix-r 之 IFFT 與 FFT 來實現 OFDM 調變與解 調時，可以讓使用 OFDM 調變技術的系統，在不使用交錯技術的情況下，便能 獲得(N/r)×r 之等效交錯效果，因此同樣可以省去交錯技術所需的硬體花費，並 且更重要的是能節省使用交錯技術所造成的時間延遲問題。

參考文獻

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