行政院國家科學委員會專題研究計畫 成果報告
子計畫二：以智財單元為基系統晶片設計之測試與可測試設
計技術研究
計畫類別： 整合型計畫 計畫編號： NSC92-2220-E-009-004- 執行期間： 92 年 08 月 01 日至 93 年 07 月 31 日 執行單位： 國立交通大學電子工程學系 計畫主持人： 李崇仁 報告類型： 完整報告 報告附件： 出席國際會議研究心得報告及發表論文 處理方式： 本計畫可公開查詢中 華 民 國 93 年 12 月 9 日
對以智財單元為基系統晶片設計之驗證測試與診斷技術開發研究(II)—
子計畫二：以智財單元危機系統晶片設計之測試與可測試設計技術研究
計畫編號：NSC 92 -2220 -E -009 -004
執行期限：2003 年 8 月 1 日至 2004 年 7 月 31 日
主持人：李崇仁教授
交通大學電子工程系
計畫參與人員：
李淑敏
交通大學電子工程系
林世平
交通大學電子工程系
陳見明
交通大學電子工程系
莊誌華
交通大學電子工程系
陳威憲
交通大學電子工程系
林俊言
交通大學電子工程系
一、
中文摘要 SOC 之驗證測試為一極端困難 複雜之問題，尤其在深次微米技術下 一些新的現象使得原本測試方法需 要新的考量。本計畫以三年期分年在 深次微米 SOC 測試之下列問題，作 一深入探討研究: 一、 延遲障礙測試之新方 法與可測試性研究。 二、 振盪測試法之再深入 研究及應用。 三、 類比與混合信號線路 之測試。 四、 設計一商業晶片，將以 前或上述發展出來之 技術應用於其可測試 性設計中，作為對發展 出來之各項測試或可 測試擋設計技術作一 驗證。 二、計畫已獲得之主要成就與成果
(請以條列式簡述)
1. 對計畫中之 Delay fault testing based on path inertia 項目已完 成研究，且已獲得成果。論文 已投稿至 ATS2004 國際會議 並獲接受。
2. 對計畫中之 A BIST scheme for DAC in the SOC environment 項目亦已完成研 究，且已獲得成果。論文已投 稿至 ATS2004 國際會議並獲 接受。
3. 對計畫另一 A new scheme of statistical testing for ADC/DAC 項 目 亦 已 完 成 研 究，且已獲得成果。論文已投 稿至 ATS2004 國際會議並獲 接受。
4. 對計畫中之 Oscillation Ring Test Methodology for Crosstalk Faults 項目亦已完成研究，且 已獲得成果。論文已投稿至 ITSW2004 國際會議並獲接受 發表。
三、 評估主要成就及成果之價值
與貢獻度 (請從學術、技術創
新、經濟效益、社會衝擊等影響
面)(請以條列式簡述截至 93 年
6 月 15 日止重要執行成果)
1. 對計畫原定之研究項目皆已達成，且寫 成論文發表。該等研究項目之結果皆屬 新創意，應皆可申請專利。 2. 在研究過程中訓練完成二碩士班學生。四、 整體計畫進度（截至 93 年 6
月 15 日止）
總預定/實 際執行進 度差異 (％) 95% 總支用數 (％)90%
五、 績效指標
預定目標值 達成目標值 100 95六、 經 濟 面 效 益 ( 由 附 件 二
FY9208-9307 成果統計 Excel 檔
統計)
專利 技術移轉 其他 預備 申請 數 現正 申請 數 已獲數 可轉 移數 已技轉 授權數 專門 技術 數2
七、 與相關計畫之配合 (其他國
家型科技計畫及非國家型計畫
之計畫)
八、 後續工作構想之重點
1. 本子計畫已獲致相當成果，對其中 之數項，如 Delay fault testing based on path inertia 項目，A BIST scheme for DAC in the SOC environment 項 目 ， 與 Oscillation Ring Test Methodology for Crosstalk Faults 項 目，可考慮準備申請專利。2.
第二年準備對原先計畫中所擬定之 工作，如:A. BIST for cross-talk induced delay fault Testing
B. Placement and routing study for oscillation ring test
C. An on-chip jitter measurement circuit for the PLL.
D. A Crypto-Wan chip design with DFT 進行研究，期望亦能得良好之結 果。
