發展奈米探針與被動電壓對比技術應用到MOSFET故障分析

國 立 交 通 大 學

理學院應用科技學程

碩 士 論 文

發展奈米探針與被動電壓對比技術

應用到 MOSFET 故障分析

DEVELOPMENT OF NANO PROBING AND PASSIVE VOLTAGE CONTRAST TECHNIQUES FOR THE FAILURE

ANALYSIS OF MOSFET

研 究 生：林定弘

指導教授：柯富祥 教授

發 展 奈 米 探 針 與 被 動 電 壓 對 比 技 術

應 用 到

M O S F E T

故 障 分 析

DEVELOPMENT OF NANO PROBING AND PASSIVE VOLTAGE CONTRAST TECHNIQUES FOR THE FAILURE

ANALYSIS OF MOSFET 研 究 生：林定弘 Student：Ding-Hong Lin 指導教授：柯富祥 Advisor：Fu-Hsiang Ko 國 立 交 通 大 學 理學院應用科技學程 碩 士 論 文 A Thesis

Submitted to Degree Program of Applied Science and Technology College of Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Degree Program of Applied Science and Technology June 2010

Hsinchu, Taiwan

發 展 奈 米 探 針 與 被 動 電 壓 對 比 技 術

應 用 到

M O S F E T

故 障 分 析

學生:

林定弘 指導教授: 柯富祥 教授

摘要

本 文 研 究 奈 米 探 針 (Nano probe) 與 被 動 電 壓 對 比 技 術 並 對 MOSFET 之故障分析(failure analysis)進行應用，我們開發一種最 適流程去進行奈米定位(localization)，並發現某些在奈米級積體電 路(IC)中對良率(yield)有影響的微缺陷(defect)。此流程有能力將 MOSFET 為結構的故障元件適當隔離(isolation)並且正確測定出。 根據研究結果我們瞭解製程中之故障機制(failure mechanism)與產 生的原因(root cause)。為了將缺陷視覺化，電晶體級的電性量測 結果也提供了後續物性故障分析尋找故障區塊之依據。 關鍵詞︰故障分析、奈米探針量測、被動電壓對比。

DEVELOPMENT OF NANO PROBING

AND PASSIVE VOLTAGE CONTRAST

TECHNIQUES FOR THE FAILURE

ANALYSIS OF MOSFET

Student:

Ding-Hong Lin

Advisor: Fu-Hsiang Ko

ABSTRACT

This study pays more attention to understand the reason of defect deterioration on device performance. The state-of-the-art nano probing and passive voltage contrast techniques are established for the failure analysis of MOSFET. We successfully address some of the subtle defects of which seriously influencing the yield of integrated circuits. The developed technique equipped with the nano probing and electrical capability can effectively isolate and characterize the actual site of failed transistors of the malfunctioned devices. As a result, the proposed identification process can identify the failure mechanisms and the root cause. In addition, the electrical characterization at the

transistor level also offers an appropriate solution for the following physical analysis to “visualize” the defects. Our study provides a feasible way for the semiconductor manufacturing to target the unpredictable defect site by means of nano probing and passive voltage contrast techniques in the future.

誌謝

光陰似箭，三年很快就過去了，我也完成了碩士班的學業 及夢想。在這段日子裡，首當感謝指導教授柯富祥老師於實 驗、研究與論文上給予充分且詳實的指導與教誨鼓勵，老師嚴 謹認真的研究態度、條理分明的思考模式及廣博的知識，令學 生受益匪淺。另外也要感謝小朱學長研究上給我的建議及鼓 勵。 要特別感謝我的太太湘妍，以及我的一對可愛的寶貝詠 婕、毅鈞 謝謝家人對我的全力支持及默默付出，使我得以全心 投入學業，完成碩士學位，感恩。 定弘 謹誌於 交通大學理學院 2010 年 9 月

目 錄 中文摘要 ………..…..……….……..i 英文摘要 ………….………..………...….ii 致謝 ………..……….…iv 目錄 ………..……....…….………v 表目錄 ……….………..………....vii 圖目錄 ………..……….. viii 第 一 章 緒論………...1 1-1 前言………...………...1 1-2 MOSFET 在電子電路上應用的優勢...………...…2 1-3 本文架構 CMOS 的優點…...………...……..…...….3 1-4 研究背景………..……4 1-5 研究動機及大綱………...…...6 1-5.1 研究動機………...6 1-5.2 研究大綱………...7 第 二 章 原理與文獻…………..………....…....14 2-1 金氧半場效電晶體(MOSFET)簡介…………...……... 14 2-1.1 MOSFET 的操作原理………...15 2-1.2 MOSFET 的結構………...16 2-1.3 MOSFET 的操作模式………...17

2-2 被動電壓對比(Passive Voltage Contrast, PVC)... 20

2-2.1 被動電壓對比(PVC)技術原理...20

2-2.2 被動電壓對比(PVC)技術應用實例...21 2 - 3 導 電 式 原 子 力 顯 微 鏡 ( C o n d u c t i v e A t o m i c F o r c e

Microscopy, C-AFM)原理與架構...23 2-3.1 機台原理與架構... 23 2-3.2 C-AFM 試片處理方式...24 2-3.3 導電式原子力顯微鏡的應用實例...24 2-4 奈米探針量測(Nano-Probing)原理與應用...26 2-4.1 奈米探針量測原理...26 2-4.2 Nano-probing 的種類...27 2-4.3 Nano-probing 的應用方式...29 2-4.4 Nano-probing 的應用實例...29 第 三 章 實驗流程設計………..46 3-1 實驗步驟...46 3-2 樣品前置作業...46 第 四 章 實驗結果與討論…...……….…………..…………52 4-1 被動電壓對比技術之實驗結果...……..52 4-2 導電式原子力顯微鏡(CAFM)實驗結果….….……...53 4-3 奈米探針量測的實驗結果…...………..……….55 4-4 討論………...56 4-4.1 被動電壓對比技術之實驗結果之討論………..……...56 4-4.2 導電式原子力顯微鏡(CAFM)實驗結果討論……...58 4-4.3 奈米探針量測的實驗結果討論………....…...60 第 五 章 結論………...…...………...……….… 79 參考文件………...………..………...….80

表目錄 第四章 表 1-1 研究動機對照表...………...40 表 3-1被動電壓對比技術實驗設計表………...50 表 3-2導電是原子力顯微鏡量測實驗設計表…………...51 表 3-3奈米探針量測實驗設計表...…………...51

圖目錄 第一章 圖 1-1 微處理器之發展與摩爾定律(Moore’s Law)之關係...8 圖 1-2 MOSFET 的基本應用...…....8 圖 1-3 與故障分析有關的半導體相關的關係圖...9 圖 1-4 半導體製造流程...10 圖 1.5 CMOS 示意圖... 11 圖 1.6 CMOS 輸入輸出特性曲線...11 圖 1-7 半導體之電性與物性故障分析技術分類圖... 12 圖 1-8 發展奈米探針與電壓對比技術應用於 MOSFET 的故障分析 流程圖...13 第二章 圖 2-1 金屬—氧化層—半導體結構應……...…...…….……...……….31 圖 2-2 NMOS 電晶體的立體截面圖...…….……….………..31 圖 2-3 NMOS 的汲極電流與汲極電壓之間在不同 Vgs- Vth的關係...…...32 圖 2-4 MOSFET 在線性區操作的截面圖.…………...……..……….…...32 圖 2-5 MOSFET 在飽和區操作的截面圖.…………...……..……….…...33 圖 2-6 電壓對比機制的示意圖…...………...33

圖 2-8 TEM 觀察到 W spike...…………...34

圖 2-9 調高加速電壓可觀察底層的層次，用來保護現場方便真因判斷...35

圖 2-10 為金屬層(Metal layer)的佈局圖...35

圖 2-11 SEM High keV PVC 影像...…………...……... 36

圖 2-12 TEM 觀察發現是接觸窗開路(contact open) ………...36

圖 2-13 C-AFM 的架構示意圖 ...37

圖 2-14 N+ contact bias +1V current map 影像...37

圖 2-15 相同試片的(-1V) P+ contact 之 C-AFM current mapping 影像....38

圖 2-16 異常 SRAM contact 之 layout...38

圖 2-17 異常 contact 之 I-V curve...39

圖 2-18 TEM 顯示 contact 與 poly 有短路(short)現象...39

圖 2-19 圖中黯淡之黃點為異常 contact 所在... 40

圖 2-20 異常的 N+ diffusion contact 的 I-V curve...40

圖 2-21 TEM 顯示 Contact 與 salicide 之間有異常之界面...41

圖 2-22 架設在 SEM 裡的模組，可安裝四至六個探針...41

圖 2-23 90-nm SRAM 點針情形...42

圖 2-24 65-nm SRAM 點針情形...42

圖 2-25 Nano-probing 可量測元件的 Id-Vg特性曲線圖...43

圖 2-27 Nano-probing 可量測元件的電流組合...44

圖 2-28 SEM Internal Probing 架針...44

圖 2-29 好壞元件的比較證明異常 cell 有較低的飽和電流...45 圖 2-30 TEM 確認是 S/D 的離子佈植異常所致...45 第三章 圖 3-1 實驗組的晶圓二位碼分類圖(wafer map)...49 圖 3-2 為本實驗觀察與量測 MOSFET 的示意圖...49 圖 3-3 立體截面圖...50 第四章 圖 4-1 實驗組的 1keV 的 PVC 影像...65 圖 4-2 對照組的 1keV 的 PVC 影像...65 圖 4-3 實驗組的 30keV 的 PVC 影像...66 圖 4-4 Low keV 的 PVC 示意圖...66 圖 4-5 編號 1 的 contact 之 PN 接面電流(I)-電壓(V)曲線圖...67 圖 4-6 編號 2 的 contact 之 PN 接面電流(I)-電壓(V)曲線圖...67 圖 4-7 編號 3 的 contact 之 PN 接面電流(I)-電壓(V)曲線圖...68 圖 4-8 編號 4 的 contact 之 PN 接面電流(I)-電壓(V)曲線圖...68

圖 4-10 TEM 示意圖，X-TEM 表示 TEM 取樣的位置...69

圖 4-11 實驗組 SAN1 與 SAN2 之 TEM 影像...70

圖 4-12 實驗組 SAN1 TEM 放大圖，紅圈指出 Dislocation defect...70

圖 4-13 實驗組 SAN1 TEM 放大圖，紅圈指出 Dislocation defect...71

圖 4-14 實驗組 SAN1/SAN2,Vd=0.1V 轉移特性曲線比較圖...71 圖 4-15 對照組 SAN1/SAN2,Vd=0.1V 轉移特性曲線比較圖...72 圖 4-16 實驗組 SAN1/SAN2,Vd=1.2V 轉移特性曲線比較圖...72 圖 4-17 對照組 SAN1/SAN2,Vd=1.2V 轉移特性曲線比較圖...73 圖 4-18 SEM 在不同低/高加速電壓下(1keV)/(30keV)，電子束穿透鎢(W) 深度與寬度的示意圖...74 圖 4-19 MOSFET 主要漏電途徑...74 圖 4-20 實驗後而且製程經過改善之後的晶圓測試二位碼分類圖...75 圖 4-21 功能正常晶粒的 TEM 影像...75 圖 4-22 顯示 DRAM 胞(Cell)與其資料讀寫相關之電路圖...76 圖 4-23 本實驗觀察與量測 MOSFET 的示意圖...76 圖 4-24 顯示 DRAM 胞運作時的波形(waveform)...77 圖 4-25 整體實驗歩驟之流圖...78

第一章 緒論

1-1 前言

台灣經過近三十多年來的努力，在全球半導體產業及 IT 產業 鏈中，佔有關鍵性的地位，晶圓代工及後段封測產值，均位居全 球第一。圖 1-1 所示為摩爾定律(Moore’s Law) 每十八個月矽晶板 上積體電路的密度會增加一倍，確立了積體電路設計製造的複雜 度呈現定期級數成長的時代走向，也造就許多製造及設計的困難 度[1]。 金氧半場效電晶體 (MOSFET)於 1970 年代開始，就已運用於 邏輯方面，直到現在，此元件成為積體電路(IC)中最重要的電晶 體。圖 1-2 為 MOSFET 被廣泛應用於電動車、電動工具、家電、 電源供應器、變壓器、汽車 ABS 電路、安全氣囊及日光照明電子 鎮流器等領域；另外由於其具有開關效率與低阻抗省電的特性， 配合薄型封裝，特別適合應用於移動式電子產品，如手機、筆記 型電腦及鋰電池、充電器、數位相機等。在電子產品強調輕薄短 小的趨勢下，半導體製程如不斷精進，積體電路元件尺寸持續不 斷地縮小，推向奈米範疇，半導體廠商不斷尋求縮小電路線寬、 增加電晶體數量的方式，期盼藉此提升晶片效能、緊縮生產成本，

而目前業界已由 110 奈米、90 奈米製程持續發展至 65 奈米、45 奈米，甚至最新報導晶圓代工龍頭台積電已經朝向 20 奈米製程發 展。當製程技術不斷地進步，如圖 1-3 所示為與故障分析有關的 半導體相關的關係圖，不論是 IC 設計、製程研發、晶圓製造、晶 圓測詴、封裝測詴，還是可靠度分析等等半導體垂直分工細緻的 產業如圖 1-4，都需要半導體故障分析(Failure Analysis, FA)的支援 與協助，以釐清故障問題之所在，並且針對問題，擬定實驗及對 策，以期改善。目前全世界的各大晶圓廠內也都設有故障分析部 門來提升產品品質與良率，增加公司與產品的競爭力。

1-2 MOSFET 在電子電路上應用的優勢[15]

MOSFET 在 1960 年由貝爾實驗室（Bell Lab.）的 D. Kahng 和 Martin Atalla 首次實作成功，這種元件的操作原理和 1947 年蕭 克利（William Shockley）等人發明的雙載子接面電晶體（Bipolar Junction Transistor, BJT）截然不同，且因為製造成本低廉與使用面 積較小、高整合度的優勢，在大型積體電路（Large-Scale Integrated Circuits, LSI）或是超大型積體電路（Very Large-Scale Integrated Circuits, VLSI）的領域裡，重要性遠超過 BJT。

於諸如微處理器、微控制器等數位訊號處理的場合上，也有越來 越多類比訊號處理的積體電路 可以用 MOSFET 來實現，以下分 別介紹這些應用。

1-3 CMOS 的優點[16]

互 補 性 氧 化 金 屬 半 導 體 （ Complementary Metal-Oxide-Semiconductor，CMOS）是一種積體電路型態，它是 利用 NMOS 及 PMOS 在電路中電壓極性對電流導通的互補特性來 設計電路圖 1-5，其輸入輸出特性曲線圖 1-6 共分為五區。第一區 是當 VI＜VTN 時，VO = VDD，此時 QN 在截止區，QP 在三極 體區（圖 1-6 的Ι部分）。第二區是當 VI＞VTN 時，此時曲線是 二次曲線， QN 在飽和區，QP 在三極體區（圖 1-6 的Ⅱ部分）。 第三區時（圖 1-6 的Ⅲ部分）QN 和 QP 均在飽和區，第四區是當 VI＞VDD/2 時，QN 在三極體區，QP 在飽和區，此時曲線也是 二次曲，（圖 1-6 的Ⅳ部分）。第五區是當 VI＞（VDD-Vt）時， VO = 0，此時 QN 在三極體區，QP 在截止區（圖 1-6 的Ⅴ部分）。 這樣的工作特性使得電路在導通與截止之間更為省電，而且有著 較高的抗雜訊能力，目前常看到的微處理器(microprocessor)，微控 制器（microcontroller），靜態隨機存取記憶體（SRAM）與其他數

位邏輯電路，大多是利用 CMOS 所製作，因為只有在電晶體需要 切換開啟關閉時才需耗能的優點，因此非常省電且發熱少，可大 大 提 升 產 品 的 續 航 能 力 ， 也 因 此 COMS 技 術 大 量 被 運 用 在 ULSI(Ultra Large Scale Integration)的製造。由於現在的半導體製程 相當進步，通道長度 65nm 的製程已經大量量產，也因為尺寸越做 越小，所以可以將更多的邏輯電路整合進更小的晶片裡，使得晶 片功能更加強大更加完善。

1-4 研究背景

當積體電路產業步入奈米技術範疇以下，相關的分析量測技 術亦面臨了前所未有的極限，由於積體電路(IC)製程技術不斷的微 縮，故障缺陷變得越來越小，也越來越難被發現及觀察到，這些 不可見的缺陷一直增加，也使得良率不斷地下降。甚至有些所謂 的軟性故障(soft fail)的問題，長期下來也會影響到元件的可靠性品 質。一個優良且嚴格的晶圓廠所生產製造出來元件必定是經過優 越的製程控制過程，這個控制過程是元件良率與品質的保證，因 為一個非常微小的製程變動會造成 MOSFET 電性參數的偏移，就 造成元件的故障，而為了捕捉到這個細微的 MOSFET 電性參數的 偏移，就需要電性故障分析的技術來幫忙解決問題[2]。傳統的電

性故障分析手法過度倚賴所謂的被動電壓對比( Passive Voltage Contrast, PVC)的方式來確認故障點位置。但是在 100nm 以下，這 些技術已經無法長期滿足這些先進製程技術了。 目前，在故障點的故障機制判斷上遇到了瓶頸，必頇發展新 的故障分析流程，將傳統的故障分析流程中，無法將缺陷視覺化 的缺點，導向為可視覺化的方向，也就是將故障區域的故障機制 用更詳盡的電性故障分析來完成它。此外，半導體故障分析時， 常因為無法得到足夠且有效技術支援的情形下，產生故障真因的 誤判，導致晶圓廠的良率無法有效提升和改善，浪費時間與成本， 因此，如何改善以上所述的情況就顯得急需且更為重要了。 圖 1-7 為半導體之電性與物性故障分析技術分類圖，一般來 說，目前半導體故障分析系統(Failure Analysis System, FA)之主要 技術可分為下列幾種：（1）電性故障分析技術（Electrical Failure Analysis, EFA），（2）物性故障分析技術(Physical Failure Analysis,

PFA），這些是傳統的故障分析技術流程的分類。電性故障分析技

術與物性故障分析技術之間，還有所謂的確認故障點位置的步 驟。本論文是著重在於確認故障點位置之後，電性分析流程的發 展 與 說 明 。 同 時 也 會 應 用 到 穿 透 式 電 子 顯 微 鏡 (Transmission Electron Microscopy, TEM)。[3][4]

1-5 研究動機及大綱

1-5.1 研究動機

藉 由 關 於 65 奈 米 製 程 的 動 態 隨 機 存 取 記 憶 體 (Dynamic Random-Access-Memory, DRAM )，經過測詴過程研判為位元線 (Bit Line)故障的實驗中，說明如何將發展奈米探針與電壓對比技 術應用於 MOSFET 的故障分析，可以將不可見的元件故障缺陷成 為可視覺化，將晶圓製造良率遲遲無法提升的問題，提供正確的 故障真因，解決問題。 發展奈米探針與被動電壓對比技術當中整合有

(一) 導電式原子力顯微鏡(Conductive Atomic Force Microscopy, CAFM)。

(二) 奈米探針量測(Nano probing)。

(三) 被動電壓對比技術( Passive Voltage Contrast, PVC)。 在傳統的手法上加上新的元素，就可以在區隔與檢測故障點 的故障分析方法上，建立新的階段。而就在許多有關 MOSFET 的 故障分析報告中，大多只是說明使用何種儀器設備發現何種缺 陷，只流於單一說明，今天這個研究發展，就是整合並且介紹此 新穎的流程分析步驟。如表 1-1

本文的目的是希望提高以 MOSFET 為電子元件之主要結構的 故障分析流程可以藉由有效的技術發展流程，可以在故障點定位 完成之後，應用此流程 圖 1-8，提升觀察到故障點的真正成因的 機會，並提高故障分析命中率的能力。

1-5.2 研究大綱

本論文的大綱如下: 一、 第一章簡介 MOSFET 元件的研究背景，包含了 MOSFET 的發展與應用介紹以及近況，並闡述研究動機與目的。 二、第二章說明 MOSFET 的操作原理、結構、操作模式，被 動電壓對比、導電式原子力顯微鏡、奈米探針量測的原 理與應用。 三、 第三章介紹在本論文實驗流程設計。 四、 第四章為實驗結果與討論分析。 五、 第五章為結論。

圖 1-1 微處理器之發展與摩爾定律(Moore’s Law)之關係 資料來源:http://www.intel.com/technology/mooreslaw

圖 1-2 MOSFET 的基本應用

故障分析 下游應用 IC設計 晶圓製造 製程研發 晶圓測詴 封裝測詴 圖 1-3 與故障分析有關的半導體相關的關係圖

圖 1-4 半導體製造流程

圖 1-5 CMOS 示意圖

資料來源：新電子雜誌 2001,8 月號 第 185 期

圖1-6 CMOS 輸入輸出特性曲線

圖 1-7 半導體之電性與物性故障分析技術分類圖 Ide n tif ying Fa il u re Lo c a ti o n L iqu id Cr y stal E mission M icr o sc o p e E -Beam Tes ter T IV A L a yo u t Net li s t Cu s tome r s u p p o rt F o

cus ion _Beam

E DX T E M S IM S P h ys ic a l F a ilure A n a ly s is Tes ting Pa tt e rn P in A ss ign men t P a tt e rn G e ne ra to r / Te s te r M e rli n La yo ut Na v iga to r V o lt age Co n tr as t H D P etch er T o p /C ro ss l ap p in g C h emi c al s tr ip p in g Benc h t e s t HP 41 45 P ro b e s tatio n T e s te r ID DQ V alu e v s. Lig ht Ra dia tio n 0.00 1.00 2.00 3.00 4.00 5.00 6.00 7.00 8.00 0 0.5 1 1.5 2 2.5 3 3.5 4 Vd d [ V] Id dq [ mA ] No ligh t Lit tle ligh t intensit y Str on g li gh t intensit y At V dd =3 .3 V Iddq = 2.47 mA if no ligh t radiat ion Iddq = 0.344 mA if li ttle light radi ati on Iddq = 0.039 mA if st rong ligh t radiat ion SEM Ide n tif ying Fa il u re Lo c a ti o n L iqu id Cr y stal E mission M icr o sc o p e E -Beam Tes ter T IV A L a yo u t Net li s t Cu s tome r s u p p o rt F o

cus ion _Beam

E DX T E M S IM S P h ys ic a l F a ilure A n a ly s is Tes ting Pa tt e rn P in A ss ign men t P a tt e rn G e ne ra to r / Te s te r M e rli n La yo ut Na v iga to r V o lt age Co n tr as t H D P etch er T o p /C ro ss l ap p in g C h emi c al s tr ip p in g Benc h t e s t HP 41 45 P ro b e s tatio n T e s te r ID DQ V alu e v s. Lig ht Ra dia tio n 0.00 1.00 2.00 3.00 4.00 5.00 6.00 7.00 8.00 0 0.5 1 1.5 2 2.5 3 3.5 4 Vd d [ V] Id dq [ mA ] No ligh t Lit tle ligh t intensit y Str on g li gh t intensit y At V dd =3 .3 V Iddq = 2.47 mA if no ligh t radiat ion Iddq = 0.344 mA if li ttle light radi ati on Iddq = 0.039 mA if st rong ligh t radiat ion SEM

圖 1-8 發展奈米探針與電壓對比技術應用於 MOSFET 的故障分析流程圖 表 1-1 研究動機對照表

傳統故障分析手法

發展最適故障分析流程

(一) 被動電壓對比( Passive Voltage Contrast, PVC) (二)研磨去層次(delayer)的方 式來判斷故障點。 (一) 導電式原子力顯微鏡 (Conductive Atomic Force Microscopy,CAFM)。

(二) 奈米探針量測(Nano probing)。

(三) 被動電壓對比技術( Passive Voltage Contrast, PVC)。 由於積體電路(IC)製程技術 不斷的微縮，故障缺陷變得越來 越小，也越來越難被發現及觀察 到，這些不可見的缺陷一直增加 ，也使得良率不斷地下降。甚至 有些所謂的軟性故障(soft fail)的 問題，長期下來也會影響到元件 的可靠性品質。 藉由有效的技術發展流程， 可以在故障點定位完成之後，應 用此流程 ，提升觀察到故障點 的機會，並提高故障分析命中率 的能力。可以將不可見的元件故 障缺陷成為可視覺化，將晶圓製 造良率遲遲無法提升的問題，提 供正確的故障真因，解決問題。 PFA/ TEM Nano-probing C-AFM SEM/VC Fail site isolation PFA/ TEM Nano-probing C-AFM SEM/VC PFA/ TEM Nano-probing C-AFM SEM/VC Fail site isolation

第二章 原理與文獻

2-1 金氧半場效電晶體(MOSFET)簡介[14]

金 屬 氧 化 物 半 導 體 場 效 電 晶 體 ， 簡 稱 金 氧 半 場 效 電 晶 體 (Metal-Oxide-Semiconductor Field-Effect Transistor, MOSFET)是一 種可以廣泛使用在模擬電路與數位電路的場效電晶體（field-effect transistor）。MOSFET 依照其「通道」的極性不同，可分為 n-type 與 p-type 的 MOSFET，通常又稱為 NMOSFET 與 PMOSFET。

MOSFET 裡的氧化層位於其通道上方，依照其操作電壓的不 同，這層氧化物的厚度僅有數十至數百埃（Å ）不等，通常材料是 二氧化矽（silicon dioxide, SiO₂）， 不過有些新的進階製程已經可 以使用如氮氧化矽（silicon oxynitride, SiON）做為氧化層之用。

當一個夠大的電位差施於 MOSFET 閘極(gate)與源極（source） 之間時，電場會在氧化層下方的半導體表面形成感應電荷，而這 時所謂的「反轉通道」（inversion channel）就會形成。通道的極性 與其汲極（drain）與源極相同，假設汲極和源極是 n-type，那麼 通道也會是 n-type。通道形成 後，MOSFET 即可讓電流通過，而 依據施於閘極的電壓值不同，可由 MOSFET 的通道流過的電流大 小亦會受其控制而改變。

2-1.1 MOSFET 的操作原理

MOSFET 在結構上以一個金屬(Metal)—氧化層(Oxide)—半導 體(Semiconductor)的電容為核心，氧化層的材料多半是二氧化矽， 其下是作為基極的矽，而其上則是作為閘極的多晶矽。這樣子的 結構正好等於一個電容器（capacitor），氧化層扮演電容器中介電 質（dielectric material）的角色，而電容值由氧化層的厚度與二氧 化矽的介電常數（dielectric constant）來決定。閘極多晶矽與基極 (base)的矽則成為 MOS 電容的兩個端點。 當一個電壓施加在 MOS 電容的兩端時，半導體的電荷分佈也 會跟著改變。考慮一個 p-type 的半導體（電洞濃度為 NA）形成的 MOS 電容，當一個正的電壓 VGB 施 加在閘極與基極端如圖 2-1 時，電洞的濃度會減少，電子的濃度會增加。當 VGB 夠強時，接 近閘極端的電子濃度會超過 電洞。這個在 p-type 半導體中，電子 濃度（帶負電荷）超過電洞（帶正電荷）濃度的區域，便是所謂 的反轉層（inversion layer）。 MOS 電容的特性決定了 MOSFET 的操作特性，但是一個完 整的 MOSFET 結構還需要一個提供多數載子（majority carrier）的 源極以及接受這些多數載子的汲極。

2-1.2 MOSFET 的結構

圖 2-2 是一個 n-type MOSFET（以下簡稱 NMOS）的截面圖。 如前所述，MOSFET 的核心是位於中央的 MOS 電容，而左右兩 側則是它的源極與汲極。源極與汲極的特性必頇 同為 n-type（即 NMOS）或是同為 p-type（即 PMOS）。圖 2-2 NMOS 的源極與汲 極上標示的「N+」代表著兩個意義：(1)N 代表摻雜 （doped）在 源極與汲極區域的雜質極性為 N；（2）「+」代表這個區域為高摻 雜濃度區域（heavily doped region），也就是此區的電子濃度遠高 於其他區域。在源極與汲極之間被一個極性相反的區域隔開，也 就是所謂的基極（或稱基體）區域(substrate)。如果是 NMOS， 那 麼其基體區的摻雜就是 p-type。基體的摻雜濃度不需要如源極或汲 極那麼高，故在圖 2-2 中沒有「+」。 對這個 NMOS 而言，真正用來作為通道、讓載子通過的只有 MOS 電容正下方半導體的表面區域。當一個正電壓施加在閘極 上，帶負電的電子就會被吸引至表面，形成通道，讓 n-type 半導 體的多數載子—電子可以從源極流向汲極。如果這個電壓被移 除，或是放上一個負電壓，那麼通道就無法形成，載子也無法在 源 極與汲極之間流動。

假設操作的對象換成 PMOS，那麼源極與汲極為 p-type、基體 則是 n-type。在 PMOS 的閘極上施加負電壓，則半導體上的電洞 會被吸引到表面形成通道，半導體的多數載子—電洞則可以從源 極流向汲極。假設這個負電壓被移除，或是加上正電壓，那麼通 道無法形成，無法讓載子在源極和汲極間流動。 特別要說明的是，源極在 MOSFET 裡的意思是「提供多數載 子的來源」。對 NMOS 而言，多數載子是電子；對 PMOS 而言， 多數載子就是電洞。相對的，汲極就是接受多數載子的端點。

2-1.3 MOSFET 的操作模式

依照在 MOSFET 的閘極、源極，與汲極等三個端點施加的「偏 壓」（bias）不同，一個常見的加強型（enhancement mode）n-type MOSFET 有下列三種操作區間如圖 2-3,2-4,2-5：

1. 線性區（三極區）（linear or triode region）

當 V_GS>Vth、且 VDS<VGS−Vth， 此處 VDS為 NMOS 汲極至源

極的電壓，則這顆 NMOS 為導通的狀況，在氧化層下方的通道也 已 形 成 。 此 時 這 顆 NMOS 的 行 為 類 似 一 個 壓 控 電 阻 （voltage-controlled resistor），而由汲極流出的電流大小為：

μn 是載子遷移率（carrier mobility）、W 是 MOSFET 的閘極寬 度、L 是 MOSFET 的閘極長度，而 C_ox則 是閘極氧化層的單位電 容大小。在這個區域內，MOSFET 的電流—電壓關係有如一個線 性方程式，因而稱為線性區如圖 2-3。 2. 飽和區（saturation region） 當 V_GS>Vth、且 VDS>VGS-Vth， 這顆 MOSFET 為導通的狀況， 也形成了通道讓電流通過。但是隨著汲極電壓增加，超過閘極電 壓時，會使得接近汲極區的反轉層電荷為零，此處的通道消失如， 這種狀況稱之為「夾止」（pinch-off）。在這種狀況下，由源極出發 的載子經由通道到達夾止點時，會被注入汲極周圍的空間電荷區 （space charge region），再被電場掃入汲極。此時通過 MOSFET

的電流與其汲極—源極間的電壓且 VDS 無關，只與閘極電壓有

3. 截止區（次臨界區）（cut-off or sub-threshold region） 當閘極和源極之間的電壓 V_GS（G 代表閘極，S 代表源極）小 於一個稱為臨界電壓（threshold voltage, Vth） 的值時，這個 MOSFET 是處在「截止」（cut-off）的狀態，電流無法流過這個 MOSFET，也就是這個 MOSFET 不導通。 但事實上當 V_GS<Vth、MOSFET 無電流通過的敘述和現 實有 些微小的差異。雖然當 V_GS<Vth的狀 況下，MOSFET 的通道沒有 形成，但仍然有些具有較高能量的載子可以從半導體表面流至汲 極。而若是 V_GS略高於 0，但小於 V_th的情況下，還會有一個稱為 「弱反轉層」（weak inversion layer）的區域在半導體表面出現，讓

更多載子流過。透過弱反轉而從源極流至汲極的載子數量與 V_GS

的 大 小 之 間 呈 指 數 的 關 係 ， 此 電 流 又 稱 為 次 臨 界 電 流 （subthreshold current）。

在一些擁有大量 MOSFET 的積體電路產品，如 DRAM，次臨 限電流往往會造成額外的能量或功率消耗。

2-2 被 動 電 壓 對 比 (Passive Voltage Contrast,

PVC)

2-2.1 被動電壓對比(PVC)技術原理

被動電壓對比技術(passive voltage contrast, PVC)[5][6]對於半 導體故障分析領域來說是非常重要且基礎的技術，通常應用在確 認故障位置上，有初步的功用。被動電壓對比在不外加偏壓的情 況下，以電子束(electron beam)或離子束(ion beam)打在詴片上，此 時詴片各區域所被激發出來的二次電子數量的多寡決定了詴片影 像的明亮度，而二次電子數量的多寡則取決於詴片本身有無路徑 導通，或詴片本身有無堆積電荷，這樣的技巧便稱為被動式電壓 對比(Passive Voltage Contrast, PVC) 圖 2-6 ，以在 FIB 下的 VC 為 例，FIB 成像的來源為離子束，是一正電荷，若觀察點為浮接狀態， 則正電荷累積在觀察點內，造成被激發出的、帶有負電荷的二次 電子因為正負相吸而偏離了原有正常的路線，因而影響了偵測器 的偵測量，自然此觀察點就會呈現暗的對比，相反的，觀察點若 是導通或有漏電路徑，則此觀察點的淨電荷不再是正的，則呈現 亮的對比。原則上，該暗未暗，則是有漏電狀況，該亮未亮，則 是有 open 情形。 至於在 SEM 下的 PVC 也是相同的原理，不過成像來源為電

子束，而且情況變得稍微複雜一點。為避免電子束損壞詴片，造 成誤判的情形，使用的加速電壓會比正常操作來得低，比如 1keV， 但詴片本身就會積聚一些正電荷，此時低能量的電子束仍無法有 效地中和浮接 layer 內的正電荷，也就是淨電荷仍是正的，所以浮 接的 layer 會在 SEM 內呈現暗的對比，如果觀察的 layer 是導通的， 則淨電荷為負的，則有明亮的影像。 但如果加速電壓稍微高一點，比如 2 keV 或 5 keV，則變成相 反的情況，此時電子束已經有效地中和浮接 layer 內的正電荷，即 淨電荷是負的，所以浮接 layer 反而是亮的，而有導通路徑的 layer 因為淨電荷仍是正的，故呈現的卻是暗色的。以上 SEM VC 的判 斷為大體上的分辨方式，但觀察點的明暗仍需看 SEM 的機型、觀 察層次上是否還有 oxide 殘留、加速電壓的大小以及電子束電流的 大小而定，不管這些條件如何，在 SEM 內判斷 VC 明暗的最佳方 式就是比較觀察點周遭確定為正常的 layer，如果同為明亮或同為 暗的，則觀察點判定為未發現到異常，如果一明一暗，則觀察點 判定為異常，並開始後續的詴片處理。

2-2.2 被動電壓對比(PVC)技術應用實例

在 SEM 常利用 PVC 觀察的 MOSFET 元件是否有開路

(Open) 、短路(Short) 、漏電(Leakage)或是高阻值(high Rc)的故障 問題。接下來就將上述之故障實例做說明。

1. 漏電(Leakage)觀察

圖 2-7 為接觸窗(Contact)層 N+ /P-Well 的佈局圖(layout)與 1 keV PVC 影像，圖中下方的 contact 正常應該是呈現暗的為 對比，而在觀察後卻發現呈現亮的對比，表示這個 contact 應 該有漏電的路徑，圖 2-8 TEM 觀察發現是鎢突出( tungsten spike)。

2 高壓(High KV)觀察

有些 SEM 機台並未附有背向散射電子偵測器，因此無法用此 功能來觀察較深層的 layer，雖然無法像背向散射電子影像那麼的 清楚確定，但我們可以提高加速電壓來彌補這項不足。圖 2-8 左圖 是把加速電壓從一般的 1 keV 提升至 30 keV 所觀察到的 contact PVC 影像，詴片本身處理到 contact，透過高壓 30 keV，可以稍微 看到隱藏在 contact 底下的模糊影子，更加確認 contact 有異常，圖 2-9 右圖則是經由 TEM 確認為 contact open。

3 開路(Open)觀察

圖 2-10 為金屬層(Metal layer)的佈局圖(layout)與(圖 2-11) high keV PVC 影像，圖中央的金屬層正常應該是呈現暗的為對 比，而在觀察後卻發現呈現亮的對比，表示這個金屬層以下的 電路應該有開路(open)的可能，圖 2-12 TEM 觀察發現是接觸窗 開路(contact open)。

2-3 導 電 式 原 子 力 顯 微 鏡 (Conductive Atomic

Force Microscopy, C-AFM)原理與架構

2-3.1 機台原理與架構

C-AFM 是 SPM 的一種，也就是利用探針量取詴片表面的性 質。如(圖 2-13)[10]，詴片放置於基座之上，基座本身是接地或給 予一定電壓，C-AFM 用一探針直接接觸詴片表面，而探針也給予 一定電壓或接地，並量取探針掃過表面的任何一點的電流值，就 像一般的電性量測儀器一樣。其電流解析度可低到 60fA[11]，詴 片上每點的電流值量出之後，依照各點電流大小，會依顏色深淺 標示在各點上，就可得出詴片表面的電流分布圖(current mapping)，對照電路佈局圖或正常詴片的掃描結果，如此我們就可

以知道詴片上的哪一點可能會有漏電或高阻值。 在確定某一點有異常之後，我們也可以把探針移至此點做 IV 曲線的量測，以確認此點電流異常是否為真，並確定電性故障的 機制，以推敲出此點的缺陷型態為何，方便決定之後的詴片處理 方式[12]。 當然量取電流值之外，詴片表面起伏的偵測，也就是 AFM 影 像，也是必備的功能，詴片的 AFM 影像與電流分布圖的比對讓操 作者可確知所掃描區域是否為觀測目標。

2-3.2 C-AFM 詴片處理方式

C-AFM 觀察結果已可概知詴片的觀察方向可以是俯視，也可 以是橫切面的檢視方式，端看可能的缺陷型態而定，在俯視觀察 方面，詴片需研磨至接觸洞孔(via)或接觸窗(contact)裸露出來，即 可進行觀察，而橫切面的詴片則需 FIB 蝕刻或手動研磨。

2-3.3 導 電 式 原 子 力 顯 微 鏡 (Conductive Atomic

Force Microscopy, CAFM)的應用實例

圖 2-14,2-15 為一詴片的 C-AFM 的電流分布圖，圖中的亮 點與暗點是 contact 位置，此時探針與基座電壓分別設定為 1V 及 -1V，可以明顯的看到，規律排列的白色的亮點為 N+ diffusion contact，因為基座是設定為 1V，故 N+ diffusion contact 是處於順 向偏壓的狀態，有量測到大電流，故在著色上以白色顯示之，但 是在圖中下方位置非常突兀的出現了一個白色亮點，對照圖 2-16 layout 發現此為一 budded contact，理論上是不該有電流的，故判 斷 poly 有漏電路徑，為了確認此漏電是否為真，我們再把探針點 到此 poly contact 量取 IV 曲線，並和 N+ diffusion contact 做以較， 如圖 2-17，發現 N+ diffusion contact 與 budded contact 的曲線重疊， 而根據這些電性量測結果，判斷 poly 應該與 N+ diffusion contact 有短路現象，而此假設由 TEM 得到了證明，如圖 2-18。

2 High resistive contact 實例

C-AFM 也可用來尋找高阻值的問題，圖 2-19 為 contact 的電 流分布圖，探針與基座電壓分別施予 0V 和 1V，圖中有白色亮點 的即為有量測電流存在，黑色圓圈為 N+ diffusion contact，處於順

向偏壓，所以應該有電流，但它所顯示的白色卻比較黯淡，說明 了此 contact 應有高阻值以致電流變小，使得對應到的白色飽和度 也變小了，為了確認此高阻值是否為真，我們再把探針移到此異 常的 N+ diffusion contact 量取 IV 曲線，並和附近正常的 N+ diffusion contact 做以較，如圖 2-20，發現異常的 N+ diffusion contact 的曲線 在基座電壓為正的時候，比起正常的異常的 N+ diffusion contact 就 有晚 turn on 的現象產生，根據這些電性量測結果，判斷異常的 N+ diffusion contact 應該有高阻值現象，而此假設由 TEM 得到了 證明，如圖 2-21。經由 TEM 觀察，發現在 contact 底部有一不正 常的界面，以致產生高阻值。

2-4 奈米探針量測(Nano-Probing)原理與應用

2-4.1 奈米探針量測原理

隨著半導體製程愈趨先進，IC 對缺陷大小的容忍度也越來越 低，傳統的故障分析工具或手法可能無法有效地找出微小的製程 或設計缺陷，例如奈米大小的粒子或元件特性飄移，即便是用高 解析度的電子顯微鏡也難在一開始觀察出個端倪，為了縮小檢查 的故障區域，我們偶而會用 FIB 進行電路修補，以拉出 PAD 做電 性量測上的確認，但此法受限於拉線阻值、繞線的方便性、量測

干擾或者是製作花費等，使得電路修補無法成為有效的故障分析 解決方案，尤其當 metal 間距愈趨縮小和 metal 層數越多之後，用 電路修補來量測電路或元件特性更成為不可能的任務，因此要怎 麼直接量取奈米級元件特性就成為一項有趣的課題[11] 。 當 80 年代成功開發出奈米級大小的探針以做些元件表面的物 性量測之後，直觀的想，為何不能善用這樣的探針直接點在元件 上做電性量測呢？因此近幾年來，一個嶄新的技術叫做 nano-probing 誕生了，它就是用直徑可小到幾十 nm 的探針直接點 在 contact 或 metal 上做基本的電性量測，諸如電晶體、二極體或 阻值等等，之後從變異的特性上去判斷可能的問題點，在缺陷改 善上，可用適當的觀察工具進一步找出一般情況可能會忽略掉的 缺陷，而在電路或製程改良上，則提供改進的方向，相較於傳統 的電性定位工具，nano-probing 有一針見血的功能。

2-4.2 Nano-probing 的種類

利用探針來量取元件特性首先就是得看到探針下針的位置， 既然要看到，那就需選擇『看到』的工具，也就是探針需要架設 在哪一種電子顯微鏡底下，基本上有兩大主流，一是架設在 SEM 下的 nano-probing，叫做 SEM internal probing，另一則是以 AFM

為架構，稱為 AFP(Atomic Force Probing) 。 1. SEM internal probing

在現有的 SEM 機台下，如果 SEM chamber 的空間夠大，足以 塞進架設 nano-probing 的儀器，那麼就可請廠商來評估架設的流 程，而不需要另外添購 SEM，這些評估項目除了包含架設空間， 還有架設後的影像品質，因為 nano-probing 架設完成後多少還是 會影響 SEM 的工作距離，但 nano-probing 又需在低加速電壓下操 作，以免產生的累積電荷影響了元件特性，所以安裝 nano-probing 後的 SEM 的影像解析度已經沒有一般 SEM 來得清楚了。 架設在 SEM 裡的 nano-probing 可安裝四至六個針座，如圖 2-22，探針是用鎢來製作，直徑可小到 40nm，因此目前量測到 65nm SRAM bit cell 都沒有問題，圖 2-23,2-24 是量測 90nm SRAM 以及 65nm SRAM 輸入級 buffer 電路的點針實況，詴片需先處理至接觸 窗(contact)或金屬連線(metal)層。 探針的移動是用外部的系統來控制，必頇小心謹慎的慢慢移 動探針，這是需要花時間的，若是移動距離過大，一個控制不好， 可能會傷及詴片或探針，探針點到定位之後，就可利用電性量測 系統進行基本的量測，這部份跟一般的量測儀器沒有二致。

2-4.3 Nano-probing 的應用方式

Nano-probing 的主要功能是用來量取元件特性，因此就必頇 先行知道量取元件的位置，所以 nano-probing 的前置工作就是定 位，可能是用電性定位工具，如 Bit-Power 來得知，也可能是測詴 機台抓取的故障 bit cell 位址。 因為 nano-probing 可針對特定的元件量取電流特性，因此它 不僅是用來找出微小缺陷可能座落的位置，也可應用在製程開發 上，以得知製程參數與元件特性的關係。如圖 2-25~2-27，分別為 I_d-V_g圖、I_d-V_d圖、Current component 圖，

在良率改善上，既然它是應用在微小缺陷的尋找上，因此後 續的工作也就必頇搭配能夠觀察微小缺陷的顯微鏡工具上，如 TEM、C-AFM，唯有這些工具彼此的搭配才能看到以往傳統故障 工具所不能觀察到的問題。

2-4.4 Nano-probing 的應用實例

90-nm SRAM soft fail

[10]

先藉由記憶體測詴機台抓出故障位址之後，直接使用 SEM nano probing 直接點在有問題的 SRAM bit cell 圖 2-28，共六個電

晶體，發現其中 PMOS 的 臨界電壓有降低趨勢，使得其飽和電流 變小如圖 2-29，之後再利用化學藥劑對詴片做選擇性的蝕刻，並 用 TEM 觀察，結果發現 S/D 區域因為在進行離子佈植的動作有受 到阻隔而使得此區域濃度變小如圖 2-30。

圖 2-1 金屬—氧化層—半導體結構[16]

圖 2-3 NMOS 的汲極電流與汲極電壓之間在不同 VGS- Vth的關係[17]

圖 2-5 MOSFET 在飽和區操作的截面圖[17]

圖 2-6 電壓對比機制的示意圖

圖 2-7 為接觸窗(Contact)層 N+ /P-Well 的佈局圖(layout)與 1keV PVC 影像 資料來源：台積電內部訓練網站 圖 2-8 TEM 觀察到 W spike 資料來源：台積電內部訓練網站 Low KV N+/P-Well Low KV Low KV N+/P-Well

Low KV

_{W spike}

圖 2-9 調高加速電壓可觀察較底層的層次，可用來保護現場以方 便真因判斷 資料來源：台積電內部訓練網站 圖 2-10 為金屬層(Metal layer)的佈局圖(layout)

P+/NW

N+/PW

W

W

圖 2-11 SEM high keV PVC 影像 資料來源：台積電內部訓練網站

圖 2-12 TEM 觀察發現是接觸窗開路(contact open) 資料來源：台積電內部訓練網站

High KV

High KV

High keV

圖 2-13 C-AFM 的架構示意圖

資料來源：國立中興大學研發處貴重儀器中心

圖 2-14 N+ contact bias +1V current map 影像 資料來源：台積電內部訓練網站

Bias sub (1V)

Bias sub (1V)

圖 2-15 相同詴片的(-1V) P+ contact 之 C-AFM currentmapping 影像

資料來源：台積電內部訓練網站

圖 2-16 異常 SRAM contact 之 layout 資料來源：台積電內部訓練網站

Bias sub (-1V)

Bias sub (-1V)

N node

BCT

N node

BCT

圖 2-17 異常 contact 之 I-V curve 資料來源：台積電內部訓練網站

圖 2-18 TEM 顯示 contact 與 poly 有短路(short)現象 資料來源：台積電內部訓練網站

C-AFM I-V curve

-1.E+03 -5.E+02 0.E+00 5.E+02 1.E+03 -2.0 -1.0 0.0 1.0 2.0 V o l t a g e p A BCT N+

W

W

圖 2-19 圖中黯淡之黃點為異常 contact 所在 資料來源：台積電內部訓練網站

圖 2-20 異常的 N+ diffusion contact 的 I-V curve 資料來源：台積電內部訓練網站 IV-curve -5.E+04 -3.E+04 0.E+00 3.E+04 5.E+04 -3 -2 -1 0 1 2 3 Voltage pA Vss-Node Good Vss-Node Bad

圖 2-21 TEM 顯示 Contact 與 salicide 之間有異常之界面 資料來源：台積電內部訓練網站

圖 2-22 架設在 SEM 裡的模組，可安裝四至六個探針

W W

圖 2-23 90-nm SRAM 點針情形 資料來源：台積電內部訓練網站 圖 2-24 65-nm SRAM 點針情形 資料來源：台積電內部訓練網站 N65 SRAM NMOS N65 SRAM NMOS

圖 2-25 nano-probing 可量測元件的 I_d-V_g特性曲線圖 資料來源：台積電內部訓練網站 圖 2-26 nano-probing 可量測元件的 I_d-V_d特性曲線圖 資料來源：台積電內部訓練網站 1.0E-14 1.0E-12 1.0E-10 1.0E-08 1.0E-06 1.0E-04 -0.6 0 0.6 1.2 Vg(V) Id (A ) UPG (Vd=1.2V) UPG (Vd=0.6V) UPG (Vd=0.1V) LPG (Vd=1.2V) LPG (Vd=0.6V) LPG (Vd=0.1V) -1.0E-05 0.0E+00 1.0E-05 2.0E-05 3.0E-05 4.0E-05 5.0E-05 0 0.4 0.8 1.2 Vd(V) Id (A )

Vg=1.2V

Vg=1.0V

Vg=0.8V

Vg=0.6V

Vg=0.4V

Vg=0.2V

Vg=0V

圖 2-27 nano-probing 可量測元件的電流組合 (current component)特性曲線圖

資料來源：台積電內部訓練網站

圖 2-28 SEM Internal Probing 架針[10]

-2.0E-07 -1.0E-07 0.0E+00 1.0E-07 2.0E-07 0.0 0.4 0.8 1.2 Vd(V) I( A ) Ig Id Is Ib

圖 2-29 好壞元件的比較證明異常 cell 有較低的飽和電流[10]

第三章 實驗流程設計

本實驗使用的樣品晶片是 65 奈米製程的動態隨機存取記憶體 (Dynamic Random-Access-Memory, DRAM )，經測詴機台測詴後， 發現故障型態為位元線(Bit Line, BL)故障。圖 3-1 為實驗組的晶圓 二位碼分類圖(wafer map)，圖 3-2 為 BL fail 的示意圖。由圖 3-1 中紅色的晶粒分佈型態像是甜甜圈型，圖 3-2 中紅色的 Cell 排成 一列，視為 BL 故障。

3-1 樣品前置作業

必須先使用磨台，將樣品晶片逐層處理到 MOSFET 結構中的 ILD1 接觸窗層(Contact)如圖 3-1，並且應用 Focus Ion Beam 之離 子束在樣品晶片上做記號。以及將樣品表面務必清理乾淨，不得 有殘存的灰塵顆粒留置在觀察樣品，以免汙染機台，或是造成觀 察時誤判的可能，之後才可再進行實驗步驟。

3-2

實驗步驟

(1) 使用掃描式電子顯微鏡(Scanning Electron Microscopy, SEM) 儀器下應用被動電壓對比(passive voltage contrast, PVC)技 術，本實驗設定溫度為室溫，加速電壓設定為 1keV、30 keV， 觀察實驗組與對照組區域範圍內，有無異常之電壓對比影 像，如表 3-1。

(2) 使用 Veeco Innova 導電式原子力顯微鏡(Conductive Atomic Force Microscopy, C-AFM)，觀察實驗組與對照組二極體接面 (N+/Pwell)的電流(I)-電壓(V)特性曲線做比較。本實驗設定溫 度為室溫，偏壓設定範圍由負 3V~ 正 3V，電流限定為 -0.1uA~+0.1uA，實驗分成五組，如表 3-2。 (一) 編號 1 之實驗組與對照組的二極體接面(N+/Pwell)的電 流(I)-電壓(V)特性曲線圖。 (二) 編號 2 之實驗組與對照組的二極體接面(N+/Pwell)的電 流(I)-電壓(V)特性曲線圖。 (三) 編號 3 之實驗組與對照組的二極體接面(N+/Pwell)的電 流(I)-電壓(V)特性曲線圖。 (四) 編號 4 之實驗組與對照組的二極體接面(N+/Pwell)的電 流(I)-電壓(V)特性曲線圖。 (五) 編號 5 之實驗組與對照組的二極體接面(N+/Pwell)的電

流(I)-電壓(V)特性曲線圖。

(3) 使用 SEM N6000 與 Keithley 4200 組成之奈米探針量測 (Nano-Probing)儀器，觀察實驗組 NMOSFET SAN1 SAN2 的 轉移特性(transfer characteristics) I_d-Vg與對照組做比較。將汲

極電流 I_d(為輸出 output)對閘極偏壓 Vg(為輸入 input)的作

圖。本實驗設定溫度為室溫，V_g 設定範圍為-0.6V~1.2V，

Vs=Vb=0V，編號 1、 4 的 contact 為 nMOSFET 電晶體的汲

極(drain)，編號 3 為源極(source)，編號 6、7 為閘極(gate)， 編號 8 為基極(Bulk)，實驗分成四組，如表 3-3。

(一) 實驗組 SAN1 SAN2 Vd=0.1V 時之轉移特性曲線。

(二) 對照組 SAN1 SAN2 Vd=0.1V 時之轉移特性曲線。

(三) 實驗組 SAN1 SAN2 Vd=1.2V 時之轉移特性曲線。

圖 3-1 實驗組的晶圓二位碼分類圖(wafer map) 圖 3-2 實驗組的 Bit Line 故障示意圖 18 95 95 26 18 43 95 322 95 95 95 26 18 24 24 24 96 322 43 26 24 95322 95 18 18 18 322322322322 24 24 24 24 24 24 24 24250 43 25 26 95 94 18 43 322 94 27 26 24 453 24 24 24 24 24 24 24 26 24 26 26 94 24 94 322322322 94 24 24 24 18 24 24 24 24 24 24 24 24 18 25 94 26 24 24 18 95 18 24 25 24 24 24 18 18 24 25 24 24 24 24 24 94 24 24 24 18 25 322 18 26 18 18 94 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 95 24 24 24 27 322322 24 18 18 18 24 18 24 24 18 24 24 24 24 24 24 24 24 24 24 24 24 24 8 24 24 25 24 18 26 43 96 18 18 18 18 24 96 94 24 18 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 25 240 25 24 322322 24 18 18 18 18 18 18 18 24 24 24 24 24 18 24 24 24 24 24 24 24 24 24 24 24 24 24 240 25 24 43 322322 95 18 95 322 27 24 24 24 24 24 24 24 24 24 24 24 24 24 95 24 24 25 24 24 24 24 27 26 25 25 95 24 322 26 322 18 18 43 18 18 24 24 18 24 24 24 24 24 323 24 24 24 26 43 43 26 25 43 323 18 25 29 43 26 26 27 43 43 27 27 18 18 322 18 96 18 18 87 24 24 24 24 24 24 25 18 18 24 94 323 26 24 323323 26 27 26 24 27 323 43 322322322322322 18 18 8 90 24 24 94 24 24 95 24 24 26 43 43 323323323323323323323 43 43 323 26 26 24 24 323323322 43 322322 26 95 94 322 18 24 24 24 24 24 24 18 24 24 43 26 27 323323323323323323323 43 26 27 323 18 24 27 24 323323 27 27 24 27 43 18 18 43 43 24 24 24 94 18 18 43 26 323323 43 323323323323323323323323323323323323 26 24 323 43 24 323 26 43 43 322 26 322 18 24 24 25 24 24 25 24 25 43 323323303323323323 26 323323323323323 24323322 26 43 24 323 43 323323323322240 43 26 26 87 240 24 95 18 26 32332324 26 323323323323323323 18 323323323 24 323 24323 43 24 323 26 323323323 43 26 43 27 322 27 24 18 322322323 43 27 26 32332326 323323323323 26 18 26 323323323 24 323323 24323323322323 26 24 26 24 25 43 43 24 322 25 95 18 322322322 43 43 24 24 26 323323323 94 324323323323323323 26 323 24 323323323323323323323 27 25 25 26 24 24 24 26 43 43 18 322322322 27 27 43 43 24 26 26 43 323323323 18 323323323323 18 323323 26 323 95323323323323 43 323 24 26 27 24 32232232232226 18 322 18 18 24 24 26 27 24 24 24 323323323323323323323323 87 10 24 24 32332324 27 43 26 43 43 26 24 18 25 94 26 322 25 24 322322322322 18 18 25 24 24 26 27 18 323323323323323323323 18 18 322323323323323323323 25 25 323 43 25 25 24 24 26 32232225 95 26 26 25 27 26 26 323323323323323323323323323323323323323322 43 323323323323323323 43 18 24 240 24 26 43 322 94 43 322322 322322322322323 18 323323323323323323323323323323323323 87 323323323 43 323 24323323 27 25 323 26 24 26 323323 26 43 43 32227 43 322322 95 323303323 18 323323323323323323323323323 43 323323323323323323303323323 27 26 24 27 25 26 250 43 25 43 32295 24 24 18 250 24 26 323323323323323323323323323323323 24 323322323323240323323323323323 18 26 26 25 25 24 322 27 95 322321 322250 24 24 24 24 25 24 32332343 323 27 323323323323323323323323303 24 43322322322 27 24 24 26 24 24 25 95 322322 26 322322322 24 24 24 24 24 43 24 24 24 25 323323323323323323303302322322 43322 24 322 43 43 24 25 24 240240322 26 322322 87 322 25 24 24 24 24 24 24 24 24 24 24 26 43 250323323 24 323 26 322 43322 26 43 24 24 27 24 26 25 26 43 322322 24 18 322 26 94 24 250 25 25 24 24 24 24 24 24 26 26 323 43 322 43 26 25 32226 25 24 24 24 24 25 24 27 43 322322 96 321 18 322322322 43 322 43 43 24 24 43 323240240 43 322322 24 26 24 29 24 25 24 24 24 24 25 25 24 24 24 322322 43 87 27 322 43 43 94 32232224 24 24 24 26 322250323322323 25 24 29 24 24 24 24 24 24 24 27 43 27 27 43 24 43 95 322322322 24 322322 25 32324 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 27 43 26 43 322322 26 24 322322322 27 27 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 18 24 24 27 322322322322322 95 322322322322 24 24 24 24 24 24 24 25 24 24 24 24 24 24 24 24 24 24 24 25 25 26 43 323322322 43 28 322322 43 24 24 24 95 24 24 24 24 24 24 95 24 25 43 25 24 94 24 25 24 24 95 43 322322322 43 43 322 26 24 24 24 24 24 24 24 24 24 24 24 24 24 24 24 18 24 24 26 24 43 322 26 26 87 26 32232224 24 24 24 18 24 24 24 24 24 24 24 24 24 27 25 27 26 322322322322 24 26 18 26 240 24 24 24 24 24 24 24 24 24 24 24 24 24 24 26 24 322322322 24 24 24 24 24 24 24 24 96 24 24 24 24 24 24 24 43 43 43 322322322 322322322322250 26 24 24 24 24 24 24 24 24043 322 26 26 321322322322322322322322322 27 32230226 322 18 18 18 322322322322322322 26 95