使用標準矽製程之蕭特基二極體的60-GHz雙次升/降頻器與PHEMT功率放大器

國 立 交 通 大 學

電信工程學系碩士班

碩 士 論 文

使用標準矽製程之蕭特基二極體的 60-GHz

雙次升/降頻器與PHEMT功率放大器

60-GHz Dual-Conversion Up/Down Converters Using Schottky

Diode on Standard Silicon IC Process and PHEMT Power

Amplifier

研究生：羅泰麟

指導教授：孟慶宗

雙次升/降頻器與PHEMT功率放大器

60-GHz Dual-Conversion Up/Down Converters Using Schottky

Diode on Standard Silicon IC Process and PHEMT Power

Amplifier

研究生:羅泰麟 Student: Tai-Lin Lo

指導教授:孟慶宗 博士 Advisor: Dr. Chin-chun Meng

國 立 交 通 大 學

電信工程

碩士論文

中華民國九

學系碩士班

A Thesis

Submitted to Department of Communication Engineering

College of Electrical and Computer Engineering

National Chiao Tung University

In Partial Fulfillment of the Requirements

For the Degree of

Master of Science

In

Communication Engineering

September 2009

Hsinchu,Taiwan, Republic of China

使用標準矽製程之蕭特基二極體的 60-GHz 雙

次升/降頻器與 PHEMT 功率放大器

學生：羅泰麟 指導教授：孟慶宗 博士

國立交通大學

電信工程學系碩士班

摘 要

本篇論文主要分為兩個主題，分別實現不同的射頻電路。第一，在

CMOS 0.18μm 及 SiGe BiCMOS 0.35μm 製程上實現蕭特基二極體來達

到可以把 RF 頻率操作在 60 GHz，並且分別設計了傳輸機以及接收機。

傳輸機利用了 T-Coil 來延升頻寬。第二，利用在 pHMET 0.15μm 製程上

實現一個操作在 60GHz 的功率放大器，以及利用 mHEMT 0.15μm 製程

設計一個電路驗證 flip-chip 可以運用在 V-band 頻段。

Diode on Standard Silicon IC Process and PHEMT Power

Student：Tai-Lin Lo

Advisor：Chin-chun Meng

Department of Communication Engineering

National Chiao Tung University

Abstract

This paper included two parts. First, the Schottky diodes were

fabricated in 0.18

μ

m CMOS process and 0.35

μ

m SiGe BiCMOS process

for operating RF band in 60 GHz, and implementing a transmitter and a

receiver , respectively. The transmitter utilized the T-coil to extend the

bandwidth.

The other part demonstrated a 60GHz power amplifier realized in

0.15

μ

m pHEMT process, and the flip-chip technique could be applied in

V-Band by using 0.15

μ

m mHEMT process.

二年來的研究所生活受到了許多人的幫助與扶持，使得這本論文能順利的完 成。首先感謝孟慶宗老師在課業與研究上的指導，讓我在研究過程中累積許多寶 貴的經驗，兩年的指導令我成長了不少。此外，也很感謝特地抽空來參加學生口 試的呂學士教授、張志揚教授與鐘世忠教授所給予的寶貴建議，使得本論文內容 能更加完整充實。在晶片量測過程中，感謝NDL高頻量測實驗室全體同仁的協 助，而汶德，書毓，榮彥與治華更是特別感恩。 研究生活中，感謝Lab 918 的各位，讓我這兩年的生活充滿了快樂的回憶。 首先感謝博士班的聖哲學長在研究的指導，不管大事或小事都不吝給予幫助；感 謝珍儀學姐的帶領，一起完成科專計畫；也感謝宏儒學長與金詳學長在研究上的 指導和討論。同時也要感謝揚鮮學長在正文計畫中的指導，雅惠學姐和宜蓁學姐 分享研究經驗；特別要感謝同甘共苦的大維在正文計畫、科專計畫甚至最後的論 文，都給予我很大的幫助，還有熙良和欣怡也不保留的分享他們的研究經驗。此 外，也很感謝學弟智凱、宗佑，學妹嘉苓的幫忙與陪伴，為我帶來許多珍貴的回 憶。 最後特別感謝我的父、母親還有我的姐姐在求學過程中，給予我最大的支持 及關懷，我愛你們，在此僅把此論文的榮耀獻給我的家人以及身邊所有關懷我的 朋友們。

目錄

摘要（中文）………i 摘要（英文）………ii 致謝………...iii 目錄………...iv 圖目錄… ………..vi 表目錄……….ix 第一章導論...1 1.1 研究動機...2 1.2 論文組織...2 第二章 蕭特基二極體與混頻器...4 2.1 前言... 5 2.2 基本二極體原理... 5 2.2.1 PN接面二極體 ... 5 2.2.2 蕭特基二極體... 9 2.2.3 蕭特基二極體在標準矽製程(TSMC)之實現 ... 11 2.3 基本二極體混頻器設計原理... 12 2.3.1 單平衡式混頻器... 12 2.3.2 雙平衡式混頻器... 14 2.3.3 三平衡式混頻器... 17 第三章 60GHz接收機與傳輸機之架構 ...20 3.1 前言... 21 3.2 收發機架構... 21 3.2.1 低雜訊放大器設計... 22 3.2.2 功率放大器設計... 22 3.2.3 吉爾伯特升頻與降頻混頻器設計... 23 3.2.4 驅動放大器設計... 25 3.2.5 寬頻放大器設計... 25 3.2.6 正交訊號產生器... 30 3.3 一次降(升)頻與二次降(升)頻 ... 32 3.4 實作一，雙次降頻 60GHz 接收機 ... 33 3.4.1 研究動機... 34 3.4.2 電路設計...34 3.4.3 晶片量測結果...35 3.4.4 結果與討論...38 3.5 實作二，雙次升頻 60GHz 接收機 ...39

3.5.3 電路量測結果... 41 3.5.4 結果與討論... 44 3.6 實作三，60GHz 威福接收機 ... 45 3.5.1 研究動機... 45 3.5.2 電路設計... 45 3.5.3 電路量測結果... 46 3.5.4 結果與討論... 54 第四章 60GHz功率放大器與覆晶封裝技術 ...56 4.1 前言... 57 4.2 pHEMT 60GHz 功率放大器設計... 57 4.2.1 放大器設計原理... 57 4.2.1 Cripps 負載線理論... 57 4.2.2 設計步驟... 63 4.3 覆晶封裝技術... 64 4.4 實作一，60GHz 功率放大器... 65 4.4.1 研究動機... 65 4.4.2 電路設計... 65 4.4.3 晶片量測結果... 66 4.4.4 結果與討論... 71 4.5 實作二，60GHz mHEMT 升頻器... 71 4.5.1 研究動機... 71 4.5.2 電路設計... 72 4.5.3 電路量測結果... 73 4.5.4 結果與討論... 78 第五章結論...79 參考文獻...81

圖目錄

圖 2 - 1 PN Junction Diode...5 圖 2 - 2 電洞與電流分佈...6 圖 2 - 3 電荷與電場分佈...8 圖 2 - 4 能帶變化...10 圖 2 - 5 K.K.O利用UMC製程在矽製程上實現的蕭特基二極體 ...11 圖 2 - 6 在TSMC製程上實現蕭特基二極體...11 圖 2 - 7 單平衡式混頻器主要的兩種架構 ...12 圖 2 - 8 單平衡式混頻器電流電壓波形圖 ...13 圖 2 - 9 雙平衡式混頻器電流電壓波形圖 ...14 圖 2 - 10 環形雙平衡式混頻器 ...15 圖 2 - 11 環形雙平衡式混頻器電壓電流波形圖...16 圖 2 - 12 星形雙平衡式混頻器 ...17 圖 2 - 13 星形雙平衡式混頻器電壓電流波形圖...17 圖 2 - 14 環形三平衡式混頻器 ...18 圖 2 - 15 星型三平衡式混頻器 ...19 圖 3 - 1 系統架構圖 ...21 圖 3 - 2 雙平衡式吉爾伯特混頻器...24 圖 3 - 3 具有旁波帶抑制雙平衡式吉爾伯特混頻器...25 圖 3 - 4 兩種差動式放大器提高線性度的方法 ...27 圖 3 - 5 電晶體在輸出端具有的寄生電容 ...28 圖 3 - 6 Shunt peaking 電路...29 圖 3 - 7 Series peaking 電路 ...29 圖 3 - 8 T-Coil peaking 電路 ...30

圖 3 - 9 (a) Poly-phase filter (b) Quadrature coupler (c) Divder...32

圖 3 - 10 本地震盪器影響功率放大器示意圖...33

圖 3 - 11 電路架構圖 ...35

圖 3 - 12 Conversion Gain V.S LO1 Power(45 GHz) ...35

圖 3 - 13 Conversion Gain V.S LO2 Power(14.9 GHz) ...36

圖 3 - 14 RF Bandwidth ...36

圖 3 - 15 IF bandwidth………37

圖 3 - 16 IP1B ...37

圖 3 - 17 Noise Figure...38

圖 3 - 21 Conversion Gain V.S LO2 Power(25 GHz) ...42

圖 3 - 22 Conversion Gain V.S LO1 Power(8.7 GHz) ...42

圖 3 - 23 OP1dB...43

圖 3 - 24 RF Bandwidth ...43

圖 3 - 25 Die Photo ...44

圖 3 - 26 電路架構圖 ...46

圖 3 - 27 Conversion Gain V.S LO1 Power(25 GHz) ...46

圖 3 - 28 Conversion Gain V.S LO2 Power(9.5 GHz) ...47

圖 3 - 29 IP1 dB ...47 圖 3 - 30 RF bandwidth...48 圖 3 - 31 IF bandwidth ...48 圖 3 - 32 50GHz IIP3 ...49 圖 3 - 33 52GHz IIP3 ...49 圖 3 - 34 54GHz IIP3 ...50 圖 3 - 35 56GHz IIP3 ...50 圖 3 - 36 58GHz IIP3…………..………51 圖 3 - 37 60GHz IIP3 ...51 圖 3 - 38 62GHz IIP3 ...52 圖 3 - 39 64GHz IIP3 ...52 圖 3 - 40 LO-RF 與 2LO-RF 隔離度 ...53 圖 3 - 41 雜訊指數...53 圖 3 - 42 Die Photo ...54 圖 4 - 1 基本放大器電路...58 圖 4 - 2 不同 RL 值的電壓擺幅與電流擺幅 ...59 圖 4 - 3 較低輸出實部阻抗...61 圖 4 - 4 較高輸出實部阻抗...61 圖 4 - 5 等功率圖之輸出等效電路...62 圖 4 - 6 因電晶體寄生效應須改變等功率圖...62 圖 4 - 7 輸出等效模型 ...64 圖 4 - 8 Wire-Bonding 與 Flip-Chip 示意圖...65 圖 4 - 9 電路架構圖 ...66 圖 4 - 10 S21 量測圖 ...66 圖 4 - 11 S11 量測圖 ...67 圖 4 - 12 57g OP1dB 量測圖……….……….67 圖 4 - 13 57g 增益量測圖 ...68 圖 4 - 14 60g OP1dB 量測圖...68

圖 4 - 16 64g OP1dB 量測圖...69

圖 4 - 17 64g 增益量測圖 ...70

圖 4 - 18 Die Photo ...70

圖 4 - 19 電路架構圖 ...72

圖 4 - 20 Conversion Gain V.S LO Power ...73

圖 4 - 21 Conversion Gain V.S IF Power ...73

圖 4 - 22 RF Bandwidth ...74 圖 4 - 23 IF Bandwidth ...74 圖 4 - 24 LO-RF Isolation...75 圖 4 - 25 3LO-RF Isolation...75 圖 4 - 26 6LO-RF Isolation...76 圖 4 - 27 OIP3 ...76 圖 4 - 28 Die Photo ...77 圖 4 - 29 Flip-Chip Photo...77

表 3 - 1 雙次降頻 60GHz 接收機量測結果 ………..39 表 3 - 2 雙次升頻 60GHz 發射機量測結果……….………..44 表 3 - 3 雙次降頻 60GHz 接收機量測結果……….………..54 表 4 - 1 60GHz 功率放大器量測結果 ………..71 表 4 - 2 比較 flip-chip 前後的量測結果………78

第一章

導論

1.1 研究動機

為了滿足大的資料傳輸率的無線通信需求，57-64GHz 是最近很

熱門的頻段，而且在

60GHz 這個頻段，大氣中的氧氣吸收率達極大

值(10~15dB/km)，可以減少通道間的相互干擾，有利於短距離通信。

操作在

60GHz 這樣高的頻率，所需要的挑戰可大略分為(1) RF 操作

頻率在

V Band 頻段 (LNA，PA，Mixer) (2) IF 頻寬需要 2GHz (VGA，

AD/DA，Baseband)，而這個 2 種挑戰都與電晶體的速度與寄生效應

有關，越高階的製程其電晶體的速度與寄生電容可以解決上述的挑

戰，但是高階製程所帶來的是昂貴的研發成本，所以我們這裡提出

以

CMOS 0.18um 的製程跟 pHEMT 0.15um 製程為基底，再 CMOS

0.18um 製程實現 Schottky Diode 來處理 60GHz 的訊號，並且利用

T-Coil 來延升頻寬。CMOS 作功率放大器有 breakdown voltage 不能

太高的缺點，尤其是作到

V-Band 頻段以上，更需要的是高階的 CMOS

製程，但是越高階製程其

VDD 會被限制，造成所能輸出功率不會太

大，而利用

pHEMT 製程可以擁有較高的 breakdown voltage，而且在

文獻上利用

pHMET 製程可以做到 OP1dB~24dBm，這是 CMOS 90nm

做不到的，所以這裡也利用

pHEMT 0.15um 來設計一個功率放大器。

操作在高頻的電路作封裝時不能使用傳統的

wire-bonding 因為會有

很大的電感效應，會使的電路的特性變很差，所以這裡利用

flip-chip

技術作封裝，可以大幅減少寄生電感，而且散熱方面也是ㄧ大優勢。

1.2 論文組織

本篇論文將利用

TSMC CMOS 0.18um、TSMC SiGe 0.35um、

論文分為四個章節，第一章為導論

;第二章為蕭特基二極體與混頻

器，簡單介紹

PN 二極體與蕭特基二極體的差別與二極體混頻器的種

類；第三章為

60GHz 接收機與傳輸機，探討使用蕭特基二極體為基

底之設計收發機與傳輸機; 第四章為 60GHz 功率放大器與覆晶封裝

技術，探討利用

pHMET 實現一個操作在 60GHz 的功率放大器，並

在

mHEMT 製程去比較 flip-chip 前後之差別；第五章則對上述的所

有電路設計與實作結果做個結論。

第二章

蕭特基二極體與混頻器

2.1 前言

早期設計微波或者毫米波的混頻器是利用蕭特基(schottky )二極

體來實現。蕭特基(schottky )二極體具有快速切換的能力，而且具有

較小的開啟電壓(turn on voltage)，所以很適合拿來當作混頻器使用。

最早蕭特基二極體是作在 GaAs 的基材上，不過在近期的研究上，已

有人作在 silicon 的基材上，更適合與後面的數位電路結合作 SoC。

而以下會依序討論 PN 接面二極體與蕭特基二極體差別，GaAs 與

Silicon 基材的蕭特基二極體比較，以及混頻器的實現。

2.2 基本二極體原理

2.2.1 PN 接面二極體

PN 接面二極體如圖 2 - 1 所示:

圖 2 - 1 PN Junction Diode

其中 W 是空乏區的寬度，V

0

是內建電位，底下針對內建電位以及

空乏區寬度作一些數學推導。假設此二極體是理想二極體，在平衡

狀態中，空乏區的電洞流應該為零，亦及飄移電洞流與擴散電洞流

總和為零，所以可以寫出下列式子:

( ) ( )

( )

( )

_{( )}

( )

( )

( )

( )

(

)

0 1 ( ) 0 1 1 ln ln p p p P P vn Pn vp Pp p n n p p n dp x dp x J x q p x x D x dx D p x dx dV x dp x q q dV dp kT dx p x dx kT p p p q kT V V V kT p q p μ μ ε ε ⎡ ⎤ = _⎢ − _⎥= ⇒ = ⎣ ⎦ ⇒ − = ⇒ − = ⇒ − − = ⇒ =

∫

∫

同理利用空乏區電子流總和應該為零，也可以導出內建電位的

式子

0 ln n p n kT V q n =

，有了上述式子，就可以推導出當二極體導通時候的

電流。假設當順向偏壓時，電洞與電流分佈如圖 2 - 2:

圖 2 - 2 電洞與電流分佈

當有順向偏壓的時候電洞濃度在 PN 接面兩側的比例可以寫

成

(

)

(

0

)

( 0 )/ 0/ / 0 p q V V kT qV kT qV kT p qV kT n n p X p e e e e p X p − − − = = = − /

_{，而這裡我們會作一個假}

設，當低注入的情況發生時，電洞注入 P 型半導體或者電子注入 N

型半導體時電洞或者電子濃度不變，亦即多數載子濃度不變，所以

上述式子可以變成

(

)

/

(

)

/

(

0

)

/

(

0

)

0 0 p p qV kT n qV kT n qV kT qV kT n n n n n n p p p p X e e e p X p X p p X p − − = ⇒ = ⇒ = ⇒ = / p e

同理可以得出

(

)

/ 0 qV kT p p n −X =n e

，依照定義可以求出

(

)

(

)

(

)

(

)

/ 0 / 0 1 1 qV kT n n n n qV kT p p p p p p X p p e n n X n n e Δ = − = − Δ = − − = −

由擴散電洞流公式得知

( )

_{( )}

(

)

(

)

/ / 0 1 n p X L p n p p P p n p n n p p p p qV kT P n n n p p d X D D I qAD qA p e qA X dX L L D D I X qA p qA p e L L δ δ − = Δ = ⇒ = = Δ = − = −

同理可以求得擴散電子流

(

)

(

/

)

0 n n qV kT 1 n p p p n n I X qA n qA n e L L = = − D Δ = − D −

而總和電流等於

(

)

(

)

(

/

) (

/ 0 0 0 p n qV kT 1 qV kT P n n p n p p n D D I I X I X qA p n e I e L L ⎛ ⎞ = = − = = ⎜_⎜ + ⎟_⎟ − = ⎝ ⎠ −1

)

而 當 逆 向 偏 壓 的 時 候 電 流 為

所 以 可

以得到理想二極體的電流電壓圖。

(

/

)

0

1

0 r q V kT

I I e

=

−

− ≈−

I

另一個二極體的参數是空乏區的寬度，寬度的大小會隨著偏壓

的大小正負變動，底下推導空乏區的寬度:

考慮圖 2 - 3(b)，我們得知空乏區的寬度與電場有關，而且如果

算出從-Xp0 到 Xn0 的電位差，那麼利用簡單的三角型面積公式就可

以求出空乏區寬度。首先我們先求出當 X=0 時的電場大小，由 Fig

2.3(b)我們得知

( )

( )

0 0 0 0 0 - 0 d n a p q E x E N x x X q E x E N x X x ε ε = + < < = − < <

當 X=0 時後有電場最大值，所以

0 d n0 a p q q 0 E N x N x ε ε = − = −

，而內

建電位差

0

( )

0 0 0 0 0 1 1 1 2 2 2 n p x d no x q V E x dx E W V E W N x ε − − =

∫

= ⇒ = − = W 0

又因為電

荷 需 平 衡 (

N x_{d n0} =N x_{a p}

) 又

W =x_n0+x_p0

所 以 式 子 變 成

1/ 2 2 _d 2 d a N N ε ε ⎡ ⎛ ⎞⎤ ⎢ ⎜ ⎟⎥ ⎝ ⎠ ⎣ ⎦ 2 V W q = ⇒ 0 0 0 1 1 1 2 d a a a d a d N N N V q V W N N N q N N ε ⎡ ⎛ ⎞⎤ + = =_{⎢ ⎜} + _⎟⎥ + _{⎣ ⎝ ⎠⎦} 圖 2 - 3 電荷與電場分佈

當電流推導出來之後，我們會想得知說到底二極體到底可以切

換多快速，而通常影響切換速度的是元件的寄生電容，會造成充放

電的現象，而二極體有兩種基本型式的電容 (1) 接面電容 (2) 電荷

儲存電容。

當偏壓改變的時候，空乏區的寬度也跟著變寬或變窄，而空間

電荷也會跟著改變，好像電容的效應一樣，此電容我們稱之為接面

電容。當有一偏壓 V 加在 P 型半導體的時候，空乏區寬度會變成

(

0

)

0 2 _{a d} a d V V V N N W q N N ε ⎡ − ⎛ + ⎤ = ⎢ ⎜ ⎝ ⎠ ⎣ ⎦ ⎞ ⎥ ⎟

， 而 空 間 電 荷 可 以 寫 成

(

)

1/ 2 0 2 0 a d a d n d a d a d N N N N Q qAX N qA W A q V V N N ε N N ⎡ ⎤ = = = _⎢ − _⎥ + _⎣ + _⎦

由電容公式

C dQ dV =

得知

(

)

(

)

1/ 2 0 0 2 2 a d j a d N N dQ A q C d V V V V N N ε ⎡ ⎤ = _{= ⎢ ⎥} − _⎣ − + _⎦

對於元件長度大於擴散長度的二極體而言是沒有擴散電容，對

於較短長度的二極體，擴散電容約為

1 2 / 3 qV kT S n q C Acp e kT =

，此種擴散電

容通常是在順向偏壓的時候效應最大，而當逆向偏壓的時候貢獻非

常小。當二極體當作開關切換的時候，在順向偏壓的時候中性區會

儲存電荷，而在逆向偏壓的時候，在中性區的儲存電荷並不會馬上

被移除，這個物理現象也是造成 PN 接面二極體速度比蕭特基二極體

慢的主因。

2.2.2 蕭特基二極體

上述 PN 接面二極體是利用 P 型半導體與 N 型半導體接面所產

生的物理現象，而接下來討論的蕭特基二極體是利用金屬與半導體

接面產生的物理現象來達到，這裡使用的半導體可以是 N 型或者是

P 型。金屬與半導體的接觸會因為半導體濃度的高低產生出蕭特基接

觸或者歐姆接觸，當重參雜的時候是歐姆接觸，而輕参雜的時候是

蕭特基接觸。

圖 2 - 4 能帶變化

圖 2 - 4 解釋了當半導體與金屬接觸時能帶的變化，可以看到能

帶障礙降低，可以有更多的電子由 N 型半導體流進金屬上。與 PN

接面半導體不同的是電子流動機制不一樣，PN 接面半導體是靠少數

載子的擴散，所以在逆向偏壓的時候會有儲存電荷需要被釋放掉，

造成切換時間變長，而蕭特基二極體是利用多數載子的移動，就算

在逆向偏壓的時候也不需要釋放儲存電荷，所以切換速度較快。但

是蕭特基二極體的製作需要低參雜的半導體，如果過重參雜會變成

歐姆接觸，造成 IV 曲線圖是線性的關係，而且沒有空乏區的產生，

不需要額外偏壓，電子很容易就流進金屬，所以沒有整流的功能，

歐姆接觸通常是運用在半導體要接出來與外面電路相連接時使用。

2.2.3 蕭特基二極體在標準矽製程(TSMC)之實現

在矽製程上實現蕭特基二極體，在文獻上很早就有，但是在標

準的 foundry 廠實現是最近才有的。在 2005 的時候，K.K.O 利用 UMC

製程在矽製程上實現蕭特基二極體，如圖 2 - 5

圖 2 - 5 K.K.O 利用 UMC 製程在矽製程上實現的蕭特基二極體

而我們的研究是在 TSMC 製程上實現蕭特基二極體，如圖 2 - 6

P SUBSTRATE Deep N-Well M1

+

_

N+ 圖 2 - 6 在 TSMC 製程上實現蕭特基二極體

2.3 基本二極體混頻器設計原理

2.3.1 單平衡式混頻器

圖 2 - 7 是單平衡式混頻器主要的兩種架構，分成 90

0

_{和 180}

0

_兩

種，底下推導分析混頻之後訊號:

圖 2 - 7 單平衡式混頻器主要的兩種架構

(1) 使用90

0

Hybrid

I

1

是流經 diode 1 之電流，並以 I

1

為参考電流，如果 LO 訊號輸

入 C 點則假設可寫成

1 ( LO RF) j n m n m m n I g V e ω ω ∞ ∞ + =−∞ =−∞ =

∑ ∑

)

1 n m t

，因為在 B 點 LO 訊號

較 A 點落後 90

0

_{，所以 I}

2

電流領先 90

0

，同理可以 I

2

的 RF 電流落後

90

0

，所以

I

2

=

( ) (

j

−

j

I

，由圖圖 2 - 8 可以理解為什麼領先或落後

圖 2 - 8 單平衡式混頻器電流電壓波形圖

，所以

1

。如果令 m=1，n=-1，則

，

如果 m=1，n=1，

，所以此電路只能降頻功能，不能升頻。同

理也可以把 LO 與 RF 互換則

( ) ( )

2 1 1 n m IF I =I − =I ⎡_⎣ j −j −

0

IF

I

=

I ⎤ ⎦ 1 1

2

IF

I

= −

I

( ) ( )

2 n m I = −j j I

，但一樣此電路不能拿來

當升頻器。

(2) 使用180

0

Hybrid

分析方法跟上述一樣若 LO 訊號由Σ阜進去，並以 I

1

當作參考電

流

2

( ) ( )

1

1

1

，所以

n m

I

= −

I

I_IF = − = −I₂ I₁ ⎡_⎣

( )

1 n−1⎤_⎦I₁

，當 m=1，n=-1，

或者 m=1，n=1，I

IF

都不會等於零，所以此電路可以降頻也可以用來

升頻。圖 2 - 9

圖 2 - 9 雙平衡式混頻器電流電壓波形圖

2.3.2 雙平衡式混頻器

(1) 環形雙平衡式混頻器

圖 2 - 10 是環形雙平衡式混頻器，跟單平衡式混頻器比較雙平

衡式混頻器有較好的隔離度，而電路的分析可以把 LO 訊號和 RF 訊

號分別來看，並以 I

d1

為参考電流，則

( )

2 1 1 m d d I = − I

( ) ( )

3 1 1 1 n m d d I = − − I

( )

4 1 1 n d d I = − I

( )

1 1 2 1 1 m IF d d d1 I =I −I = − −⎡_⎣ ⎤_⎦I

( )

( )

2 3 4 1 1 n m n IF d d d1 I =I −I = −⎡_⎣ + − − ⎤_⎦I 1 2 IF IF IF I =I +I

，此種混波器可消除所有的偶次諧波，若 m 為偶數則 IIF1=IIF2=0，

若 n 為偶數則 IIF1=-IIF2 兩個電流在 sum port 互消。Fig .2.11

RF 與 LO 因互接在對方的虛接地點上故無訊號互耦，IF 是接在

LO 的虛接地點之上故 IF 與 LO 之間無互耦訊號，RF 與 IF 之間要看

diode quad 的平衡度與 balun sum port 與 difference port 的隔絕性而定。

RF Virtual Ground LO Virtual Ground 圖 2 - 10 環形雙平衡式混頻器

-圖 2 - 11 環形雙平衡式混頻器電壓電流波形-圖

(2) 星形雙平衡式混頻器

圖 2 - 12 是星形雙平衡式混頻器，它與環型雙平衡混頻器一樣

都有很高的隔離度，此種混頻器因 IF 接於 RF 及 LO 之 Virtual ground

之上，所以 RF-IF，LO-IF 之隔離度都極佳。而 RF 及 LO 之 even

harmonics 也和環型結構一樣自動消除不會出現在 IF 端。而電路分析

與環型結構一樣，波形圖與環狀結構類似。圖 2 - 13

IF RF+LO+ RF+LO -RF-LO+ RF-LO -LO RF IF 圖 2 - 12 星形雙平衡式混頻器 圖 2 - 13 星形雙平衡式混頻器電壓電流波形圖

2.3.3 三平衡式混頻器

(1) 環形三平衡式混頻器

圖 2 - 14 是環形三平衡式混頻器，當 diode 或 balun 完全平衡時，

其 spurious 和 isolation 的表現將會與雙平衡混頻器完全相同。然而當

diode 或 balun 有不平衡的情況存在時(通常為當 spurious 訊號出現的

時候)，而三平衡式混頻器可以更進一步消除 spurious 和 isolation

不平衡的部分。而電路分析方法與雙平衡式混頻器雷同，底下是其

推導式子:

( )

( )

6 1 7 1 8 1 1 2 6 1 2 3 7 4

1

1

n d d d d m d d 5 8 IF d d d d IF d d d d

I

I

I

I

I

I

I

I

I

I

I

I

I

I

I

I

= −

=

= −

=

+

−

−

=

+

−

−

( )

( )

( )

( )

1 2 1 3 1 4 1 5 1

:

1

1

1

1

d m d d m n d d n d d m n d d

I

reference

I

I

I

I

I

I

I

I

+ +

= −

= −

= −

= −

R F L O I F I d 1 I d 2 I d 3 I d 4 I d 5 I d 6 I d 7 I d 8 圖 2 - 14 環形三平衡式混頻器

(2) 星型三平衡式混頻器

環型雙平衡式混頻器可以變形為環型三平衡式混頻器，那星型

雙平衡式混頻器也可以變形成星型三平衡式混頻器，圖 2 - 15 是星

型三平衡式混頻器，電路分析方法與上述的環型三平衡式混頻器一

樣

( )

( )

( )

( )

( )

( )

1 2 1 3 1 4 1 5 1 6 1 7 1 8 1 1 1 2 3 4 2 5 6 7 : 1 1 1 1 1 1 d m d d m n d d n d d m n d d n d d d d m d d IF d d d d IF d d d d I reference I I I I I I I I I I I I I I I I I I I I I I I + + = − = − = − = − = − = = − = − + − = − + − +I ₈ 圖 2 - 15 星型三平衡式混頻器

第三章

60GHz接收機與傳輸機之架構

3.1 前言

一般來說傳統的通訊架構可分成接收機與傳輸機兩部分來討論，它

們各自有其設計的困難點，底下將針對接收機與傳輸機之架構作簡

介，也針對其架構底下會用到的元件作介紹。

3.2 收發機架構

LNA PA IF AMP

Diode Mixer Gilbert Mixer

CMOS 0.18um \ SiGe 0.35 um pHEMT 0.15 um 57G 64G DC 2G 圖 3 - 1 系統架構圖

圖 3

傳統

- 1 是我們提出來低成本 60GHz收發機架構，在最前端的低雜

訊放大器與功率放大器是利用pHEMT 0.15um製程，而後面的diode

mixer，中頻放大器和第二級混頻器是採用CMOS 0.18um或者SiGe

BiCMOS 0.35um的製程。

上設計

60GHz的收發機，需要用到 90 nm或者 65 nm，但是利用

這種高階製程會有研發成本非常昂貴的問題，所以這裡提出新的架

構，把整個收發機分為

2 顆晶片，再利用flip-chip技術來封裝。

而設計上的另一個困難點是它需要有 2GHz的中頻頻寬，而我

們知道中頻頻寬的限制式來至於電晶體的寄生效應，如果使用高階

製程，一樣可以把中頻頻寬給拉升，同理一樣有成本的問題，所以

這裡提出利用T-Coil的方式來增加頻寬。

3.2.1 低雜訊放大器設計

設計

在傳

c

設計

(1)

(2)

(3)

(4)

具

接收機時通常會考慮整體雜訊指數，增益，線性度，鏡像濾除

和功耗。整體雜訊指數會決定於系統的第一級，所以低雜訊放大器

的好壞會決定整體的接收品質，而採用pHEMT 0.15um製程來製作，

除 了 可 以 操 作 在

60GHz的頻段外，而且它比CMOS具有較低的

NFmin，所以很適合來設計第一級低雜訊放大器。

統設計低雜訊放大器可以利用sour e degeneration的方式使得

可以同時達到noise與power的匹配

的步驟上，可以四大步驟

跑出電流密度與NFmin的對照圖

再根據系統規格，決定出低雜訊放大器得所消耗的電流

在source的地方串一個電感，來達到noise與power的匹配

在gate端串一個電感來達到匹配

3.2.2 功率放大器設計

設計發射機時通常會考慮整體增益，輸出線性度，旁波抑制

比和功耗而整體線性度會決定於系統的最後一級 所以功率放大器

的好壞會決定系統的接收距離，而採用pHEMT 0.15um製程來製作，

除 了 可 以 操 作 在

60GHz的頻段外，而且它比CMOS

有 較 高 的

breakdown電壓，可以輸出較大的功率

在設計上可以利用load pull的方式決定好最佳輸出點 在進

行匹配來實現，這裡要注意的是需要考量到金屬能夠承受多少電

流，比如說線寬

1 um可以承受 4mA 而如果流經電晶體的電流需要

20mA那麼線寬就需設計為 5um。

3.2.3 吉爾伯特升頻與降頻混頻器設計

圖 3

負載

切換

轉導

而電

r

- 2 是最基本的Gilbert Mixer，是雙平衡式混頻器。設計時可以

分成四部分來看:負載，切換級，轉導級，電流鏡。

是提供增益的地方，設計考量上須考量增益，頻寬與壓降的

trade-off，如同設計低雜訊放大器一樣，也可以使用無壓降式負載

(tuned load)，但是因為此電路是降頻器所以電感值會非常大，完全無

實用價值，一般來說會使用電阻式負載，如果要更高增益可以使用

PMOS負載，但是增益越高(電阻值越大)會有輸出擺幅受限以及頻寬

限制的缺點，一般來說設計之增益不用太高，只要能夠抑制後面電

路的雜訊即可(通常輸出極點是整個混頻器的主極點，如果還有頻寬

考量，實際上設計也不用完全抑制掉)。

級的電晶體選擇上可以大一點，可以讓顫動雜訊小一點，而且

過驅動電壓(overdrive voltage)也比較小，可以使得本地震盪訊號(LO

power)降低，但是要注意的是過大的電晶體會使得寄生電容加大，會

讓頻寬降低。

級電晶體的設計一樣可以設計大一點，讓轉導值變大，但是需

要考量的是頻寬與線性度之間的trade-off。Size較大的電晶體會有較

小的過驅動電壓，會使得輸入範圍降低，而且會有較大的寄生電容

影響。

流鏡的設計，可以選擇電晶體length較長的，可以使得阻抗較

大，而且可以減低因通道調變使得mirro 過來的電流與設計值的不一

樣，而差動電路的CMRR與此阻抗的大小有關，而weight方面則跟

mirror比例有關，不過通常設計為 1:10。

IFout+ IFout-LO+ LO-RF+ RF-Load (Gain) Switching Core (Flicker Noise , LO Power)

Transconductance (Gain , linearity) Impedance (CMRR) 圖

另一

而設

的

3 - 2 雙平衡式吉爾伯特混頻器

種設計是subharmonic混頻器，只要輸入本地震盪訊號一半的頻

率即可，可以大幅降低本地震盪器的負擔，而且在輸出零中頻時可

以避免DC-offset，但是一般來講設計這種電路可以利用電晶體的非

線性，或者利用輸入

4 種正交的本地震盪訊號來達成，但是都有其

缺點。一般來說，使用元件的非線性會有增益過低現象，而使用

4

種正交訊號，如果還要製造IQ訊號來濾除鏡像訊號，那麼就需要 8

種正交訊號，在設計上就變得複雜。

計升頻混頻器在load 部分可以使用電感式負載除了因為頻率

變高可以使得面積縮小以外，還可以利用電感來peaking來達到寬頻

的 目 的 ， 在 文 獻 上 也 有 人 使 用

T-Coil 來 同 時 達 到 series 和 shunt

peaking。設計升頻混頻器的另一個重點是旁波抑制的能力(圖 3 -

3)，而傳統上旁波帶的抑制可以利用濾波器或者正交訊號來抑制，同

時這也是我們提出來的架構需要二次升頻或降頻的原因之一。

IF_0 LO_0 IF_180 IF_90 IF_270

LO_180 LO_270 LO_90 RF_0 RF_180 圖 3 - 3 具有旁波帶抑制雙平衡式吉爾伯特混頻器

3.2.4 驅動放大器設計

傳統上驅動放大器是為了提供足夠的增益給功率放大器，而設計上

需要作power matching來達到最大增益，運用在升頻電路上的話通常

使用電感式負載，可以達到最大電壓擺幅而不受限，如果電路是設

計為差動式的話則可以使用變壓器型式的負載後面會詳細介紹使用

變壓器型式負載的好處

3.2.5 寬頻放大器設計

最後

高線

一般

e

一級放大器的設計會影響整體線性度，而且通常要求較大增

益，所以需要較大電阻，而大電阻意涵著會有較低的頻寬。在

60GHz

的通訊系統要求中頻輸出頻寬需要有

1-2GHz，而放大器的前一級混

頻器要設計出中頻頻寬到

1-2GHz不會太難，所以最後一級放大器設

計成高線性與寬頻放大器是必須的。

性的設計方法大概可以分成

4 種，feedback，feedforward，

predistortion與piecewise approximation。

而言，回授機制是採用seri s feedback可以使得轉導變得更線

性，低雜訊放大器中使用的source degeneration就是一種series

feedback，當感值越大的時候越線性但是增益會越差，而為了減小

面積可以把電感替換成電阻，但是雜訊指數會上升。一般來講放大

器的設計都是差動式，所以底下針對 2 種常用的架構作探討，並分

析其增益與雜訊表現:

(

)

(

)

(

)

(

)

(

)

( ) ( ) 2 2 2 2 ( ) 1 1 1 2 2 1 ( ) 1 1 2 2 ( ) ( ) 3 1 1 2 1 2 4 / 2 4 2 4 / 1 3 1 1 2 1 1 2 4 3 2 2 4 1 3 m D a b m S s out a D m s D m s s m m s in a s m D m s out b out a m s m g R G G g R R V kT R kT g kT R g R _R g g R V kT R g R g R V V kT g R g R − = = + ⎡ _{⎛ ⎞} ⎤ ⎢ _{⎛ ⎞ ⎜ ⎟} ⎥ ⎢ _{⎜ ⎟} ⎥ = + _{⎜ ⎟} + ⎢ _⎝ + _⎠ ⎜ ₊ ⎟ ⎥ ⎢ ⎜_⎝ ⎟_⎠ ⎥ ⎣ ⎦ ⎡ _{⎛ + ⎞} ⎤ ⎢ ⎥ ⇒ = + + _{⎜ ⎟} ⎢ ⎝ ⎠ ⎥ ⎣ ⎦ ⎛ ⎜ ⎜ = + ⎜ ₊ ⎜ ⎝

(

)

2 2 2 2 2 ( ) ( ) 3 2 2 4 3 D in b in a m s R V V kT g R ⎞ ⎟ ⎟ ⎟ ⎟ ⎠ ⎛ ⎞ ⇒ = + _{⎜ ⎟} ⎝ ⎠

對於這兩種架構來說，增益是相同的，但是對於雜訊而言圖 3 -

4(b)會比圖 3 - 4 (a)大，而線性度的話基本上圖 3 - 4 (b)會比 圖 3

- 4 (a)來得好，原因是因為圖 3 - 4 (a)的degeneration電阻會有壓降。

M1 M2 M3 RS RS RD RD + -VIN + -VOUT M1 M2 M3 2RS RD RD + -VIN + -VOUT M4 (a) (b) 圖 3 - 4 兩種差動式放大器提高線性度的方法

寬頻

Indu

在分

放大器實現大概可以分成使用inductive peaking，capacitive

degeneration，或者使用distributed的方法。

ctive peaking是在output的地方加入電感來達到頻寬被延升的效

果。而peaking的方式可分為series和shunt，而T-Coil則是擁有series

peaking與shunt peaking兩種優點，底下詳細介紹此三種電路的操作特

色。

析前先假設一般電晶體輸出部分有兩個電容支配著輸出等效電

容，如圖 3 - 5，C1 是電晶體Drain端所有的寄生電容，而C2 代表的

負載電容，定義

1 1 2 C C k = + C C

。

C1

C2

R

圖 3 - 5 電晶體在輸出端具有的寄生電容

(1) shunt peaking

圖 3 - 6 是基本shunt peaking的電路圖，一樣的把電晶體等效為一電

流源可以分析其transimedance為

( )

out 2 in V R+sL Z s =

以上述等

式norm lizing成

= I 1+sRC+s LC

，可

a

0 2 2 2 2 0 0 1+s/mω , where ω =1/RC , m=R C/L 1+s/ω +s /mω

，根據

N 0 Z (s)=

文

獻探討得知其BWER(bandwidth extension ratio)為 1.84，若要獲得最大

平坦度的話，BWER會降至 1.72。

圖 3 - 6 Shunt peaking 電路

(2) series peaking

圖 3 - 7 是基本shunt peaking的電路圖，跟上述一樣可以推導其

normalizing過後的transimedance

(

)

N 2 2 3 3 0 0 1 Z (s)= 1 1 1+s/ω + kC s /ω kC kC s /ω m m − ⎛ ⎞ − ⎛ ⎞ _{+ ⎜} ⎟ ⎜ ⎟ ⎝ ⎠ ⎝ ⎠ 0 R C1 C2 L Vout 圖 3 - 7 Series peaking 電路

(3) T-Coil peaking

圖 3 - 8 是基本T-Coil peaking的電路圖，跟上述一樣可以推導其

normalizing過後的transimedance

(

)

(

)

(

)

0 N ₂ 2 2 3 3 4 4 0 0 0 1 1+ s/ω 1 1 2 Z (s)= 1 1 1 2 1 1+s/ω + s /ω s /ω s /ω 1 2 1 2 2 1 2 where / 1 2 m C C m C C C C m m k m m m k k k k k k k k m m m m m m m k M L L ⎛ ₊ ⎞ ⎜ ⎟ ⎝ ⎠ ⎛ − − ⎞ − ⎛ ⎞ ⎛ _{+ +} ⎞ _{+ +⎜ ⎟} ⎜ ⎟ ⎜ ⎟ _{⎜ ⎟} ⎝ ⎠ ⎝ ⎠ _{⎝ ⎠} = 0 R Vout L1 C1 C2 L2 圖 3 - 8 T-Coil peaking 電路

3.2.6 正交訊號產生器

正交

使用

Poly

訊號產生器在濾除鏡像訊號扮演非常重要的角色，產生正交訊

號大概可以分成

3 種方式，利用耦合線，polyphase filter和除二電路(圖

3 - 10):

耦合線的可以用來製造正交訊號，不過因為此種耦合線是建立

在四分之一波長，所以越低頻電路越不適合使用

phase filter是另一種產生正交訊號的電路，此種電路可以使用在

較低頻的電路不過一樣會有面積較大的問題，使用在高頻的話，會

因為RC值過小，使得電路對於製程變異會變得更sensitive

除二電路是主動是正交訊號產生器，它的特色是可以產生比上述兩

種電路更精準的正交訊號，不過付出的代價是需要兩倍的頻率訊號

而且須要消耗很大的功耗。

Divide by 2

0 90 180 270 0 180

Quadrature Signal will be precision ,

but it has large power consumption

(c) Divider

圖 3 - 9 (a) Poly-phase filter (b) Quadrature coupler (c) Divder

3.3 一次降(升)頻與二次降(升)頻

60GHz的傳輸系統可以使用一次降頻與二次降頻，基於成本考量，

一次降頻比二次降頻來得更有優勢而且也具有較低的功率損耗，所

以以手機而言，大部分的架構都是一次降頻，對於

60GHz系統而言

一次降頻的確比二次降頻再面積與功耗都來得有優勢，而且因為頻

寬有

2GHz，所以沒有顫動雜訊的問題，但是對於鏡像訊號干擾濾除

二次降頻擁有較大的優勢，舉例來講，對於IF=1GHz的訊號而言，

RF=58GHz是鏡像訊號，但是 58GHz距離 60GHz訊號才 2GHz，很難

利用濾波器濾除，所以這時候如果利用weaver架構濾除是很好解決方

案 另一個作二次降頻的原因是我們想把PLL，VCO作在單一CMOS

0.18um晶片上，希望達到最低成本，如果使用單一降頻，則VCO震

盪的最高頻率大約為

32GHz左右，可是後面還需要一個LO放大器來

器，幾乎是不可能的，而如果使用二次降頻則有機會把最高的LO頻

率降為

20GHz左右，實現上也比較容易。

同理對於發射機而言，一樣單次升頻比雙次升頻在功耗與面積上有

優勢，但是一樣的在旁波抑制比方面，雙次升頻比單次升頻來得有

優勢，在LO頻率的優勢部分也跟設計傳輸機一樣，而且因為驅動

schottky diode mixer的LO功率相當大，如果設計為單次升頻，本地震

盪訊號可能會影響功率放大器如圖 3 - 11 所示:

fosc

_fn

功率放大器漏到本地震盪器訊號

fosc

_fn

訊號增加 本地震盪器頻率往fn移動

freq

_freq

圖 3 - 10 本地震盪器影響功率放大器示意圖

3.4

實作一，雙次降頻 60GHz接收機

3.4.1 研究動機

使用

65nm或者 90nm來設計 60GHz收發機有非常昂貴的研發成本但

是 設 計

schottky diode 混 頻 器 再 CMOS 0.18um 或 者 SiGe BiCMOS

0.35um來實現 60GHz收發機，擁有較低的研發成本，因為這是初期

版本，所以第一級混頻器的設計是採用fundamental混頻器，先確定

此種diode混頻器是否可以處理 60GHz的訊號。

3.4.2 電路設計

(1) 電路架構

此電路架構是雙次降頻的接收機，第一級混頻器是設計為

fundamental混頻器，接在後面的是中頻放大器操作在15GHz，設

計此電路的原因是希望可以抑制後面電路的雜訊指數，最後一級

混頻器是二次諧波混頻器(sub-harmonic mixer)，是level-LO的型

式，擁有較大線性度，在電路上加上current bleeding的技術希望

可以提供混頻器增益。

(2) 整體電路架構

O/C 圖 3 - 11 電路架構圖

3.4.3 晶片量測結果

-10 -5 0 5 10 15 20 25 -40 -35 -30 -25 -20 -15 -10 -5 0 Con v ersio n G a in (dB) LO1 Power (dBm) 50 G 51 G 52 G 53 G 54 G 55 G 56 G 57 G 58 G 59 G 60 G 61 G 62 G 63 G 64 G 65 G 66 G 67 G

-25 -20 -15 -10 -5 0 5 10 15 20 -60 -50 -40 -30 -20 -10 0 Co nversio n G ain (dB) LO2 Power (dBm) RF@60 GHz IF@250 MHz

圖 3 - 13 Conversion Gain V.S LO2 Power(14.9 GHz)

45 50 55 60 65 70 -20 -15 -10 -5 0 C onv e rs io n Ga in ( d B ) RF Frequency (GHz) IF@200 MHz 圖 3 - 14 RF Bandwidth

0.01 0.1 1 10 -50 -40 -30 -20 -10 0 C o nv e rs io n G a in ( d B ) IF Frequency (GHz) 49.9G 51.9G 53.9G 55.9G 57.9G 59.9G 61.9G 63.9G 65.9G 圖 3 - 15 IF Bandwidth -35 -30 -25 -20 -15 -10 -5 0 -20 -15 -10 -5 0 Co nversio n G ai n (d B) RF Power (dBm) 50G 52G 54G 56G 58G 60G 62G 64G 66G 圖 3 - 16 IP1B

0.1 1 10 5 10 15 20 25 30 No is e F igu re (dB) IF Bandwidth (GHz) 49.9G 51.9G 53.9G 55.9G 57.9G 59.9G 61.9G 63.9G 圖 3 - 17 Noise Figure 圖 3 - 18 Die Photo

3.4.4 結果與討論

Technology

SiGe BiCMOS 0.35 um

CG (dB)

-2 ~ -4

RF Bandwidth (GHz)

43 - 64

IF Bandwidth (MHz)

250

NF (dB)

17

VDD (V)

3.3

表 3 - 1 雙次降頻 60GHz接收機量測結果

由量

上一

t

.5.2 電路設計

(1) 電路架構

測圖可知RF頻段約在 43-64 GHz，conversion gain是-2~-4 dB，

中頻頻寬為

250 MHz，雜訊指數為 17dB，操作電壓是 3.3V。

3.5

實作二，雙次升頻 60GHz接收機

3.5.1 研究動機

個電路我們驗證了scho tky diode 混頻器可以處理 60GHz的訊

號，但是中頻頻寬仍然不到

2GHz，所以這裡用T-Coil來延展頻寬 。

此電路架構是雙次升頻的發射機，第一級混頻器是設計為具有旁波

抑制

壓器的方式由汲極端傳至下一級的閘

極端

雙平衡式混頻器，接在後面的是中頻放大器操作在

10GHz，設

計此電路的原因是希望可以提供整體系統增益，最後一級混頻器是

二次諧波混頻器(sub-harmonic mixer)，並利用一個trifilar取代兩個

Marchand balun 。

而中級放大器的部分，採用變

，如圖 3 - 20 所示，這個變壓器有三個優點(1)可以用來當作匹

配使用 (2)變壓器有寄生電阻，所以可以用來增加低頻穩定度(3)差動

式放大器的設計，可以把偏壓點設在變壓器中間的虛接地點，而不

需要額外的RF choke。

Transformer Matching R1 R2 M L1-M L2-M V+ V-Virtual GND Next Stage 圖 3 - 19 利用變壓器作阻抗轉換

(2) 整體電路架構

LO2_0 RF c c c c c c c c c c c c c c c VDD VDD_MIRROR LO1_180 LO1_270 LO1_0 LO1_90

IF1_0 IF1_180 IF1_90 IF1_270

VDD VDD_LNA_MIRROR VGG1 LO1_0 LO1_180 LO1_0 LO1_90 LO1_180 LO1_270 圖 3 - 20 電路架構圖

3.5.3 電路量測結果

-6 -4 -2 0 2 4 6 8 10 12 14 -40 -35 -30 -25 -20 -15 -10 -5 Co nver si on G ai n (d B) LO1 Power (dBm) RF@60GHz IF2@300 MHz

圖 3 - 21 Conversion Gain V.S LO2 Power(25 GHz)

-10 -5 0 5 10 15 20 -25 -20 -15 -10 -5 Conv e rs ion Ga in ( dB) LO2 Power (dBm) RF@60 GHZ IF2@300 MHz

-40 -35 -30 -25 -20 -15 -10 -5 0 -50 -45 -40 -35 -30 -25 -20 Ou tput Po we r (dB m ) IF Power (dBm) IF@300 MHz RF@60 GHz 圖 3 - 23 OP1dB 25 30 35 40 45 50 55 60 65 70 -20 -15 -10 -5 B RF frequency (GHz) IF@300 MHz 圖 3 - 24 RF Bandwidth

圖 3 - 25 Die Photo

3.5.4 結果與討論

Technology

CMOS 0.18 um

CG (dB)

-6

RF Bandwidth (GHz)

46-60

IF Bandwidth (MHz)

-

Sideband Rejection Ratio

-

VDD (V)

1.8

因為

此電

這顆晶片需要用到PNA-X來給與中頻訊號

，但是目前因

為儀器無法產生正交訊號，所以中頻頻寬與sideband rejection ratio無

法量測，目前由量測數據顯示RF頻段頻飄至 50-60GHz，conversion

gain約為-6 dB。

3.6

實作三，60GHz威福接收機

3.5.1 研究動機

這裡實現60GHz的威福接收機，希望可以達成較好的鏡像濾除的

能力。

3.5.2 電路設計

(3) 電路架構

路架構是雙次降頻的發射機，第一級混頻器是設計為次諧波混

頻器，希望可以降低第一級本地震盪訊號的頻率，接在後面的是中

頻放大器操作在

10GHz，設計此電路的原因是希望可以提供整體系

統增益以及抑制後面的雜訊，最後一級混頻器是吉爾伯特混頻器，

最後面的放大器的部分採用capacitive peaking的方式，可以增加中頻

頻寬。

(4) 整體電路架構

I F O U T _ P IF O U T _ N I F O U T _ P IF O U T _ N V B B V B B R F R F 9 0 ° c o u p l e r 9 0 ° c o u p l e r 9 0 ° c o u p l e r 0 ° 9 0 ° 1 8 0 ° 2 7 0 ° L O 2 _ I I L O 2 _ IQ L O 2 _ Q I L O 2 _ Q Q L O 2 _ Q I L O 2 _ I I L O 2 _ Q Q L O 2 _ IQ L O 2 _ Q Q L O 2 _ IQ L O 2 _ II L O 2 _ Q I 圖 3 - 26 電路架構圖

3.5.3 電路量測結果

0 5 10 15 20 25 -70 -60 -50 -40 -30 -20 -10 0 C o n ver sio n G ain (d B) LO1 Power (dBm) 50G 52G 54G 56G 58G 60G 62G 64G 66G

-25 -20 -15 -10 -5 0 5 10 15 20 25 -80 -60 -40 -20 0 C o nversi on G a in (d B ) LO2 Power (dBm) RF@60GHz IF@500 MHz

圖 3 - 28 Conversion Gain V.S LO2 Power(9.5 GHz) -30 -20 -10 0 10 -20 -15 -10 -5 0 Co n versi o n G a in ( d B) RF Power (dBm) 50G 52G 54G 56G 58G 60G 62G 64G 66G 圖 3 - 29 IP1 dB

40 45 50 55 60 65 70 -20 -15 -10 -5 0 C o nv er si on Gai n ( d B ) RF Frequency (GHz) IF@500 MHz 圖 3 - 30 RF bandwidth 0.1 1 10 -40 -30 -20 -10 0 C o n v e rsion Gain (dB) IF frequency (GHz) 50G 54G 58G 60G 62G 64G 圖 3 - 31 IF bandwidth

-15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Out p ut P o we r (dB m ) Input Power (dBm) Main IM3 圖 3 - 32 50GHz IIP3 -20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Ou tput Pow e r (dBm ) Input Power (dBm) Main IM3 圖 3 - 33 52GHz IIP3

-20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Out p ut P o we r ( d B m ) Input Power (dBm) Main IM3 圖 3 - 34 54GHz IIP3 -20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Out p ut Power (dB m ) Input Power (dBm) Main IM3 圖 3 - 35 56GHz IIP3

-20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Out put P owe r (d B m ) Input Power (dBm) Main IM3 圖 3 - 36 58GHz IIP3 -20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Output Powe r (dB m ) Input Power (dBm) Main IM3 圖 3 - 37 60GHz IIP3

-20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Output Power ( d B m ) Input Power (dBm) Main IM3 圖 3 - 38 62GHz IIP3 -20 -15 -10 -5 0 5 10 15 20 -100 -80 -60 -40 -20 0 20 Ou tput P owe r (dB m ) Input Power (dBm) Main IM3

15 20 25 30 35 -100 -80 -60 -40 -20 IS OLA TION ( dB ) LO1 Frequency (GHz) LO1 to RF Isolation 2LO1 to RF Isolation 圖 3 - 40 LO-RF與 2LO-RF隔離度 50 55 60 65 20 25 30 35 40 N o is e Figu re (d B ) RF frequency (GHz) IF@500 MHz 圖 3 - 41 雜訊指數

圖 3 - 42 Die Photo

3.5.4 結果與討論

Technology

SiGe 0.35 um

Conversion Gain (dB)

- 8

RF Bandwidth (GHz)

48~62

IF Bandwidth (GHz)

2

IP1dB (dBm)

2~4

IIP3 (dBm)

13~14

表 3 - 3 雙次降頻 60GHz接收機量測結果

由量測圖可知RF頻段約在 48-62 GHz，conversion gain是-8 dB，中頻

頻寬約有

2GHz，雜訊指數為 30dB，而IP1dB有 2 到 4dBm，IIP3 則有

第四章

60GHz功率放大器與覆晶封裝技術

4.1 前言

功率

傳統

Cripps負載線理論

線理論來預測最佳功率匹配點，底

下會

，由假設如果有一個ZL可以使得輸出的

功率

放大器在通訊系統佔有很大的角色，它最基本的要求是提供一

個穩定的線性功率輸出，而在可攜式通訊系統當中又特別要求效率

的問題，因為這會影響可持續供應通訊的時間。而通常線性輸出功

率與效率是成反比，所以在設計上更是困難，在文獻上也有許多研

究探討利用一些方法來提升效率。

4.2 pHEMT 60GHz功率放大器設計

4.2.1 放大器設計原理

上設計功率放大器，需要考慮元件的耐壓，I-V圖，並且量出S

参數，load-pull資料，如果是針對效率作設計的話還需要考量操作

點(class-A，class-AB，class-B …)，而基本的元件参數(breakdown

voltage，I-V Curve，S-paremeter …)幾乎可以量測得到，但是對於

高頻段的S参數或者load-pull資料等，所需要的儀器非常珍貴不易

取得，尤其是V-Band以上的S参數分析儀以及load-pull儀器更是困

難，而現實情況中可量測資源是國家奈米實驗室的 110GHz S参數

量測儀器，底下針對如果只有 110GHz的S参數資料所作的設計。

4.2.1

在 1983 年，Cripps提出了負載

敘述一下其理論:

分析上由圖 4 - 1 開始

等

於則我們稱此ZL為最佳輸出匹配點。

這個最佳功率令一個意思是在輸出點有最大的電壓擺幅，還有最大

1 2 o p t D C D C P = V I

的電流擺幅，如圖 4 - 2 所示，如果RHI>Ropt的話，輸出會有最大

的電壓擺幅，但是電流並沒有最大擺幅，反之如果RLO<Ropt的話

會有最大的電流擺幅，但是沒有最大的電壓擺幅，這兩種情況都是

2

2

_{D SQ D SQ} D SS D SS D SQ

V

V

V

V

I

I

I

D SQ k opt

R

=

−

≈

=

沒有最佳功率輸出，根據圖 4 - 2 所示

+ -VDS IDS RL DC Block RF Choke ZL=Ropt 圖 4 - 1 基本放大器電路

IDSQ IDSS VDSQ Vk 2VDSQ Ropt RHI RLO 圖 4 - 2 不同RL值的電壓擺幅與電流擺幅

剛剛

我們

的分析是針對實數阻抗作推導而Cripps把阻抗延升到虛數阻

抗上:

(1)

考慮低阻值狀況

用圖 4 - 3 來表示，假設給定一個RLO值，則到負載最大

功率為

1 2 2 opt DSQ LO P P I R p = =

，若訊號要不失真，則電壓振幅需滿足

2 2 2 2 L DSQ L L D V = I R +X ≤ V _SQ

則可以得到

2 2 2 2 2 2

L L opt opt L L opt L

R +X ≤R ⇒ − R −R ≤X ≤ R −R

(2)

考慮高阻值情況

我們用圖 4 - 4 來表示，假設給定一個RHI值，則到負載最大功率

為

2 1 2 opt DSQ LO P P I R p = =

， 若 訊 號 要 不 失 真 ， 則 電 流 振 幅 需 滿 足

2 2 = + ≤

則可以得到

2 2 2 2 2 2

L L opt opt L L opt L

R +X ≤G ⇒ − G −G ≤B ≤ G −G

上述兩種情況可以使用可以分別使用串聯RLC(For case 1)與並聯

RLC(For case 2)來描述，並在smith chart上畫上等功率圖(

圖 4 -

5)，

而利用RLC來等效模擬對於設計寬頻功率放大器有幫助。

(1)

求得功率圖(串聯RLC之LC值設計公式)

/10 2 2

10

1

1

1

opt LO p L opt LO L S H L H L S L H L L L H

R

R

X

R

R

X

L

C

X

X

ω

ω

ω

ω

ω ω

ω

ω

=

=

−

=

−

⎛

⎞

−

=

=

_⎜

−

_⎟

⎝

⎠

(2)

求得功率圖(並聯RLC之LC值設計公式)

/10 2 2

10

1

1

1

p HI opt L opt HI S L L H L S H L

R

R

B

G

G

L

B

B

C

ω

ω

ω

ω

=

=

−

⎛

⎞

=

_⎜

−

_⎟

⎝

⎠

=

−

+

-VDS

IDS

RLO

DC Block RF Choke ZL=RLO+jXs

jXs

圖 4 - 3 較低輸出實部阻抗 圖 4 - 4 較高輸出實部阻抗

圖 4 - 5 等功率圖之輸出等效電路

(3)

功率圖的修正(電晶體寄生效應)

由Cripps負載線理論得知此功率圖是假設電晶體輸出部分為一個

電流源，但是實際情況電晶體會有寄生電容與寄生電感，這會影響

功率圖的位置，所以必須要作適當的修正，如

圖 4 -

6 所示。

Plane

A

Plane

B

A B Lparasitic Cparasitic RL 圖 4 - 6 因電晶體寄生效應須改變等功率圖