行政院國家科學委員會專題研究計畫 期中進度報告
高介電氧化層奈米 CMOS 元件可靠性關鍵問題及界面量測技
術研究(1/2)
計畫類別： 個別型計畫 計畫編號： NSC92-2215-E-009-059- 執行期間： 92 年 08 月 01 日至 93 年 09 月 30 日 執行單位： 國立交通大學電子工程學系暨電子研究所 計畫主持人： 莊紹勳 計畫參與人員： 陳信榮, 顧子強, 李冠德, 劉又仁 報告類型： 精簡報告 報告附件： 出席國際會議研究心得報告及發表論文 處理方式： 本計畫可公開查詢中 華 民 國 94 年 4 月 6 日
高介電氧化層奈米 CMOS 元件可靠性關鍵問題及
界面量測技術研究(1/2)
Key Reliability Issues and Interface Characterization Techniques for High Gate Dielectric Nano-CMOS Devices
計畫編號：NSC92-2215-E009-058
執行期限：92 年 08 月 01 日至 93 年 07 月 31 日
主持人：莊紹勳 國立交通大學電子工程學系
一、中文摘要
美國ITRS (SIA) Roadmap 指出，到了西
元 2005 年元件通道長度將進展到 75nm，而
閘氧化層厚度將縮為10~15Å。因此，如何成
長高品質的 10~15Å 氧化層是一大關鍵，尤
其是可靠性的量測技術，相當欠缺。截至目 前，有幾種量測氧化層可靠性的方法，如 DCIV, Gated-Diode (GD)、charge pumping(CP) 等。然而，它們受限於量測時導致大量的閘 極穿隧漏電流(gate leakage tunneling current) 而產生嚴重誤差。本計劃即著眼於此，將開 發出適用於 SION 超薄閘氧化層結構奈米 CMOS 元件可靠性分析的二種新方法。 第 一 種 方 法 是 利 用 差 頻 電 荷 幫 浦 法 (IFCP)，以及一個氧化層電荷中和程序可以 用來得到閘極通道中，界面陷阱和氧化層缺 陷的分布情形。使用差額電荷幫浦法可以有 效移除掉在超薄氧化層下的漏電成分，使得 我們可以更正確的決定缺陷的數量。另外利 用這個方法我們可以得到對稱性和非對稱性 的NBTI 影響。 第二種方法是改良的閘二極體方式，稱 為低漏電閘二極體方法(L2-GD, Low Leakage Gated-Diode)。它可量出延著通道的氧化層陷 阱及電荷，以電流表示之。進而，可用於研 究氧化層氮化，對p-MOSFET 元件負偏壓高 溫度之不穩定性(NBTI)特性的探討。這二種 方法，均已成功運用於 10-20A 氧化層的次 100 奈米 CMOS 元件的量測上。 關鍵詞：超薄閘氧化層、量子穿隧效應、閘 極漏電流、氧化層界面缺陷、氧化層陷阱、 奈米CMOS 元件技術、負偏壓高溫度之不穩 定性、電荷幫浦技術、閘二極體方法。 Abstract
As device scaling continues, the sub-100nm CMOS device needs a tox in the range of 10-15Å and with 75nm gate length in 2005, as predicted from the SIA roadmap. How to grow oxide as 10-15Å is the key, in particular, the monitoring of interface traps (Nit) and oxide trapped charges (Qot) in the ultra-thin gate oxide. So far, various gate oxide reliability diagnostic tools, such as DCIV, GD(Gated-Diode), CP (Charge- Pumping) etc. have been employed for such a purpose. For ultra-thin gate oxide of 20A and beyond, the above methods are limited by the tunneling leakage through the gate oxide during the measurement since direct tunneling exists. This project has been focused on developing new techniques for the measurement of ultra-thin gate oxide sub-100nm CMOS devices. We have successfully developed two methods, a new charge pumping method and an improved gated-diode measurement technique.
This first approach is called Incremental Frequency Charge Pumping (IFCP) method. It has been implemented for determining the interface traps in ultra-short gate length CMOS devices with ultra-thin gate oxide in the direct tunneling regime, 12-16A gate oxide. The leakage current in the gate oxide can be removed from the measured CP current, which enables accurate determination of the interface traps. This method has been demonstrated successfully for characterizing the symmetrical and assymetrical NBTI effects.
The second approach is called Low gate Leakage Gate-Diode (L2-GD) method, in which the distri- bution of interface traps along the channel, can be easily obtained from this L2-GD method. Also, by using this new technique, the localized oxide damage due to NBTI stress effect can be identified simply from the measured drain currents. Therefore, both types of approaches, IFCP
and L2-GD techniques are well suited for the
characterization of CMOS reliabilities, and in particular for the sub-100nm CMOS devices with gate oxide in the range 10-20A.
Keywords: ultra-thin gate oxide, quantum tunneling effect, gate leakage current, oxide interface traps, oxide traps, nano-CMOS device technology, NBTI, charge
pumping technique, Gated-diode method.
二、計劃緣由與目的
CMOS 元件製程技術發展迄今，面臨到 一個重大的可靠性課題，亦即隨著元件尺寸 縮小，元件閘氧化層跟著微縮(scaling)，美國 ITRS (SIA) Roadmap 指出，到了西元 2005 年
元件通道長度將進展到75nm，而閘氧化層厚
度將縮為10~15Å。此一微縮的結果，使得半
導體製程中，最關鍵的閘氧化層技術，變得 更為困難，因為傳統閘氧化層存在大的閘極 穿隧漏電流(gate leakage tunneling current)。 因此，傳統閘氧化層(oxide)scaling 以後，如 何降低gate leakage current，成為 CMOS 技術 首先要克服的問題。尤其，近年來的諸多研 究顯示，要降低這個量子穿隧電流，製程上
有二種途徑，例如，採用high-K 介電質，提
高 Physical Oxide 厚度卻獲得較小的 EOT
[1-3]，或是高劑量的氮化製程以增加 k 值來 降低 leakage current 等[4-5]。在現階段， high-K 閘氧化層材料特性以及它的製程相容 性、材料的穩定性等問題，多屬於研究階段， 所以遲遲未能成為工業生產的主流技術。 另一方面，我們則看好傳統的SiO2技術 加上nitridation 的 SION 結構，將可能成為工 業界的主流技術。隨著CMOS 元件技術的進 步，我們已到了 sub-100nm 及更短 channel length 的技術層次，在 20Å 至 30Å 之間的純 SiO2 閘極氧化層仍是工業界的主流技術， 10Å 至 20Å 的研究，係以 SION 較為可行， 其中高劑量氮化製程的使用[4-5]，有多項優 點：如SiO2 Radical-Nitridation [5]或 Remote
Plasma Nitrided (RPN) oxide [6]技術來降低 gate leakage current，抑制 Boron penetration， 提高ON current 及降低 NBTI(Negative Bias Temperature Instability)[7]等特性。這當中， Nitrogen 存在於 Si-SiO2界面或氧化層裡面， 造成氧化層界面缺陷, Interface trap (Nit) 及 氧化層陷阱, oxide traps(Qot)，是這類技術成 敗的主要關鍵。然而，oxide 的 quality 及可 靠 性 的 分 析 方 法 ， 如 傳 統 的 TDDB, CV, lifetime 量測，大致上都有人研究過，唯獨欠 缺對於氧化層界面及方法的研究，如 Nit及 Qot的profiling 等，因此對於 Nitrogen 存在於 界面，其物理機制(mechanism)及它如何影響 元件performance and reliability，則尚待深入 探討。
近年來，本研究群在氧化層界面及其可 靠 性 的 研 究 方 法[8-18] （ Nit 及 Qot 的 2D
profiling），有一系列探討，在沒有gate leakage tunneling current 的情況下，大致已發展完 成 ， 這 當 中 包 含 charge pumping(CP) 及 gated-diode(GD)量測方法，這些研究，對於 tox= 25Å 或 30Å 以上的元件可靠性分析，都 足以應付。 基本上，對於超薄氧化層（20Å 以下或 更薄）的傷害及缺陷分析的相關研究上，由 於 量 子 化 效 應 (Quantum-Mechanical
Effect)[19] 及 量 測 時 出 現 gate leakage current，這使得上述 CP 及 GD 傳統分析方法 無法再使用，蓋因，閘極漏電流(gate leakage tunneling current)已與量得的 charge pumping current(Substrate current) 或 gated-diode measured current 的大小(order)相當，使得閘 氧化層的量測及理論分析上，變得更為複 雜，而需要大翻修。
本 計 劃 即 著 眼 於 此 ， 發 展 下 一 世 代 sub-100nm channel length 具有超薄氧化層 CMOS 元件的可靠性分析方法研究，這當中 結合了SION 超薄氧化層 CMOS 元件為測試 樣本，以我們已發展的CP 及 GD 傳統分析方 法為基礎，嘗試改善原有及發展新的方法， 用 於 研 究 sub-100nm SION 超 薄 氧 化 層 CMOS 元件的可靠性研究，以尋找出適合下 一代元件使用之超薄閘氧化層可靠性新的分 析方法。 三、結果與討論 本計劃重新修正我們之前已發展完成的 氧化層界面分析方法，開發出適用於 SION 超薄閘氧化層結構奈米CMOS 元件可靠性分 析的二種新方法。 第一種方法是改良的電荷幫浦法，稱為 差 頻 電 荷 幫 浦 法 (IFCP, Incremental
是改良的閘二極體方式，稱為低漏電閘二極 體 方 法 (L2-GD, Low Leakage Gated-
Diode)[21]。各項結果分述如下： (1) 目前電荷幫浦技術的發展 基本上,電荷幫浦技術主要是被使用於求 延著通道方向Nit和Qot的profilng。元件的可 靠性和這些界面缺陷和氧化層陷阱的關係可 以被決定。當氧化層厚度持續的縮減，漏電 流的量隨之增加，將導致在超薄氧化層量測 上的錯誤。我們發展出一種新的電荷幫浦方 法，可以使用於當氧化層厚度小於12Å 時的 量測，這新的方法稱做增量頻率電荷幫浦法 (IFCP)，適用於超薄閘氧化層可靠性分析量 測上。 A. 低漏電電荷幫浦法的原理
Fig. 1(a)顯示適用於 pMOS 元件中低漏 電差額電荷電荷幫浦法的設定和發生在超薄 氧化層中閘極(Gate)到基体(Bulk)的漏電成分 IGB，以及顯示應用固定high-level 的閘極脈衝 來量出CP 電流。Fig. 1(b)顯示正常(tox>30Å) 和異常(tox<30 Å) CP 電流，可以看到當 tox<30 Å 時,穿隧電流發生在閘極和基部之 間。這個漏電成分會影響計算界面缺陷量的 正確性。 Fig. 2 顯示差頻電荷幫浦法(IFCP)的步 驟。對於我們的測試樣本(EOT= 16Ǻ) ，曲線 (1)和曲線(2)都有漏電流的成分。我們使用這 個方法是以兩種不同的頻率來量 CP 電流。 舉例來說，首先，我們測量在兩個不同頻率 (f1= 1MHz and f2= 500KHz)下的 Icp 如 Fig.
2，從這兩者我們可以得到 Icp 的差額。這個 Icp 變成在一個新頻率(f1- f2 = 500KHz)下 Icp 的值。這個正確的結果顯示在Fig. 2 中的曲 線(3)。 B.界面陷阱和氧化層缺陷在閘極通道方向上 的分布 分離界面陷阱和氧化層缺陷的步驟如下 所示 : 1. 在Fig. 3 中對於一個新的元件，汲 極電流(VG= -2V)被量測到，如曲 線(1)。這元件再被 stress 後，它的 電流如曲線(2)。 2. 為 了 確 定 氧 化 層 電 荷 是 否 有 產 生，我們觀察GIDL 電流，如 Fig. 4，從曲線(1)和曲線(2)之間的平移 相當於臨界電壓的平移，皆是氧化 層電荷所造成的。一個中和氧化層 電荷的方法以兩個步驟來達成。這 會使得曲線(3)平移回到曲線(1)的 位置。 3. 在這同時，ICP被測量到如Fig. 5， 曲線(1)和曲線(3)之間的差值可以 給出界面陷阱的量。另外，曲線(2) 和曲線(3)之間的差值可以給定氧 化層缺陷的量。 4. 一個 local 臨界電壓的分布，可以 利用Table I 中方程式(3)來求得。 利用Table I 可以把界面陷阱和氧 化層缺陷的分布情況完整的求得。 結果顯示在 Fig. 6，汲極端接面位於
∆L/2= 0.02µm(Fig. 10)。IB,max和VG=VD stress
的比較顯示在Fig. 7，這和 Fig. 8 中汲極電流 衰減的情況有一致性，其中 VG=VD的 stress 條件有較大的汲極電流衰減。Fig. 9 中，比較 兩種不同電漿密度，樣本RPN2 有較少 N2的 含量，stress 後有較少量的界面陷阱分布。 C. pMOSFET NBTI 特性的應用 為了更進一步發揮此方法的優點，可以應 用於 NBTI 所產生的退化情況之研究。有兩 種不同模式的NBTI。對於對稱性的 NBTI， 一個負偏壓加諸於閘極，另外汲極、源極和 基板都接地。Fig. 11 顯示界面陷阱在 80°C 下的分布情況。對於非對稱的NBTI，VG=VD stress 在 80°C 下。量測得到的汲極電流和 GIDL 電流其過程都相似於 Fig .3 和 Fig. 4,如 Fig. 12 所顯示。從 Fig.11 和 Fig. 13，我們可 以看到界面陷阱被大大的提高在汲極接面
處，這包含了 NBTI 和 HC 的影響。Fig. 14
中，因為樣本RPN2 有含量較少的 N2所以有
較少量的界面陷阱。我們觀察到的 NBTI 影
將會產生雙倍的峰在汲極和源極接面區域 (Fig. 11)，(2)在非對稱的 stress 的條件下，界 面陷阱被大量的提昇，NBTI 和 HC 的影響在 汲極端都可以看得到(Fig. 13)，(3)復原效應的 結果，NBTI 產生的氧化層電荷被 de-trap 回 基板，因此 NBTI 導致的退化中，界面陷阱 是主要的機制。 (2) p-MOSFET’s 的進階 NBTI 研究 隨著元件尺寸不斷地縮小，p-MOSFET 中在 NBTI 偏壓下所產生的介面缺陷成為可 靠度分析中一個極重要的話題。傳統的NBTI 研究中，都是在高溫時給予p-MOSFET 的閘 極一個負值的定電壓。不過當p-MOSFET 在 CMOS 反相器操作時，閘極偏壓卻是在”高 ””低”電壓之間切換。因此，探討如上述 的 動態加壓狀況下的 NBTI 也就更顯得重要。 傳統的靜態NBTI 實驗會忽略了 p-MOSFET 操作過程中的”低”電壓對介面缺陷的鈍化 效應（passivation effect），也就是說”低” 電壓的操作會減輕”高”電壓操作時對元件 所產生的傷害，因而傳統 NBTI 分析常會高 估了p-MOS 元件的劣化程度。這部分的計畫 主題也就是為了正確估計p-MOSFET 真實操 作下的NBTI 效應，而做了靜態和動態 NBTI 實驗的比較，除此之外還觀察並重點討論其 中的恢復效應（recovery behavior）,兼且利用 ALD 和 PLASMA 等不同氧化層結構的元件 來做更進一歩的分析，其中值得注意的是針 對 PLASMA 元件氧化層中的不同氮濃度所 做的NBTI 探討。 A. NBTI 對不同製程的影響 現今元件在氧化層厚度不斷縮小的趨勢 下，有許多不同製程方法例如high-K，電漿
氮化氧化層(plasma nitridation oxide)與原子 層堆積(ALD)氮化氧化層等被發展出來，這 些製程最主要的目的就是要解決閘極介電質 的漏電問題。一般降低值極介電質漏電的方 法中，最常使用的方法就是在二氧化矽閘極 介電質中加入氮元素，然而已有研究顯示氮 的成分愈靠近通道，則對於PMOS 在高溫的 特性衰減會愈嚴重。接下來將探討NBTI 對 於電漿氮化氧化層與原子層堆積(ALD)氮化 氧化層這兩種不同閘極介電質製程的影響。 在Fig. 15 中，對這兩種製程的元件在高溫做 直流偏壓的stress 來看起始電壓的變化，可 以明顯看出ALD 製程有較好的 NBTI 抵抗能 力，另外，若在電漿氮化製程中氮的成分愈 濃，則NBTI 的效應會愈嚴重。另外，在 Fig. 16 中對這兩種製程的元件做完 stress 後看它 們的回復(recovery)情形，可發現電漿製程中 氮濃度愈濃，起始電壓回復的速率也愈快。 因此我們可以推測在電漿氮化製程中，除了 離子轟擊造成介電質的傷害外，氮元素也將 比ALD 製程更靠近 PMOS 的通道，因而造 成更嚴重的NBTI 效應。
B. Dynamic NBTI stress
一般電路的 PMOS 的閘極電壓是在正負
交替的狀態下操作，而不是一般NBTI 實驗
中的負的定電壓操作，因此我們利用1000 秒
為週期的正負偏壓操作，來模擬一般PMOS
在正常操作下的情形。在這裡我們利用 Charge Pumping 量測方法來看 plasma 和 ALD 製程下的元件，在 NBTI 的條件下，Nit 的變化情形。並且我們也在這樣的操作條件 下，觀測起始電壓的變化情形。在這裡的量 測條件都是在高溫下進行，以避免加溫或降 溫過程中產生任何的變化，另外，其中的Icp 值是將量測的電流值扣掉極低頻下的電流 值，來作為實際的Icp 電流值，以避免 stress 後造成漏電的增加，而影響Nit 的估計。在 Fig. 17 中，我們在閘極加上 –2V 的偏壓作為 NBTI stress 的偏壓，以 2V 作為 PBTI 的偏
壓，圖中分別比較plasma 和 ALD 這兩種製 程元件起始電壓的變化，我們發現ALD 有較 少的電壓變化量，另外，我們在圖是中可發 現，在plasma 製程中，氮濃度越濃，在 NBTI 的週期下，起始電壓的變化量會越大，然而 在PBTI 的週期下，起始電壓的回復量反而減 少。另外在Fig. 18 中，我們可以發現 plasma
製程的Nit 的變化較 ALD 製程嚴重，由 Fig.
19 和 Fig. 20 可以發現介電質中氮的濃度越 濃，在經過多次 NBTI 和 PBTI 的週期後，
Nit 的總量增加會越大。由 Fig. 19 和 Fig. 20，
在此我們可以推測，起始電壓的recovery 效
應，的確是和Nit 有關聯。為了證明造成
recovery 的物質是否帶有電性，我們可由 Fig. 21 的實驗來證明在這實驗中，我們是利用 ALD 製程的元件，在 NBTI 和 PBTI 的週期 中，在閘極分別加入不同的偏壓，來看起始 電壓的變化，我們可以發現此項物質在閘極 偏壓較大的情形下，對元件的起始電壓變化 會造成較大的變化，因此我們可以斷定此種 物質帶有正電，而唯一的可能，就是氫離子。 在這一系列的實驗中，為了降低閘極漏電又 要減低元件在操作時的NBTI 效應，唯一的 選擇就是將氮元素遠離PMOS 的通道，且要 維持底層氧化層的緻密性，才能使元件維持 良好的操作，因此我們建議選擇利用ALD 製 程作為深次微米元件閘極介電質的製程方 法。 C. 結果與討論 由前述的結果可知，高濃度電漿氮化製 程對 0.1 微米以下超薄氧化層元件的設計 上，仍有諸多的缺點。即使元件的漏電流大 幅度的被降低外，但是付出的代價除了因為 含了Si3N4多氧化層缺陷的材料特性外，另外 也造成晶圓生產上因為電漿製程傷害造成的 良率/品質/電特性的分佈不均﹔如何開發出 一套新的高濃度電漿氮化製程設備，可以有 效的降低不勻稱的結果，將會是未來半導體 設備的研發重點，也是未來 0.1 微米以下元 件設計之關鍵技術 四、計劃成果自評 本 計 劃 第 一 年 ， 發 展 出 一 套 適 合 sub-100nm CMOS 且有 nitridation 的 SION 結 構超薄閘氧化層分析方法，用以提供未來 (0.1 微米以下) CMOS 元件閘氧化層技術的 可靠性分析，以建立下一世代元件技術採用
SION gate dielectric CMOS 元件之設計準則
研究的成果已發表一篇VLSI、一篇 IRPS 及一篇 IEDM 論文[20-22]。二項國內外專利 審核中。而在工業界，可應用於最新 0.1 微 米以下之新世代CMOS 元件之可靠性設計分 析上，有實質的經濟效益。所以，本計劃的 完成，將對學術研究水準的提昇及工業界的 實際應用上都有莫大的助益。 五、參考文獻
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Fig. 9 Comparison of the generated Nitfor two
different plasma nitride samples, where RPN2 reliability has been improved with lower plasma density.
Fig. 5 Measured ICP- curve(1) fresh, curve(2)
stressed. Curve(3) after neutralization.
Fig. 4 Measured GIDL currents for fresh,
stressed(2), and after neutralization(3). Note that hole trap is eliminated in the neutralized step.
Table I Equations used to calculate the
distribution of Nitand Not.
Fig. 14 Comparison of Nit distribution for two
sample under NBTI stress. Note that RPN2 has a lower plasma nitridation density and hence a better reliability.
Fig. 13 Calculated Nitand Notdistributions after
asymmetrical NBTI stress, where Nitis dominant of
the device degradation since Nit larger values inside
the channel region.
Fig. 10 (a) Definition of L and l∆L .(b)The method
to extract the lateral junction of S/D junction. Calculated ∆L= 0.04um in this work.
Fig. 6 Calculated Lateral distribution of Nitand
Not(=Qot/q) along the channel length .
Fig. 1 (a) The schematic of charge pumping (CP) setups.
(b) Normal and abnormal CP curves.
Lgate LMASK 2 1 L ∆ Leff ICP,max = qfW(L-∆L) Nit,total LMASK ∆L ∆ICP 2 1 L ∆ 2 2 L ∆ 2 2 L ∆
Fig. 3 Measured IDcurrents for a fresh(1),
stressed(2), and after neutralization(3) under VG=VDstress.
Fig. 7 Comparison of Nitdistribution between
IB,maxand VG= VDstress conditions. Note that VG= VDhas larger values of Nit.
0.06 0.08 0.10 0 5 10 15 20 pMOSFET (RPN1) W/L= 10/0.1µm In te rf ac e T rap , N it (1 0 10 /c m 2) Channel Length (µm) Stress@VG=VD= -2V Stress @ IB,maX, VG= -1.2V VD= -2V
Stress Time= 500sec
-2.0 -1.5 -1.0 -0.5 1E-10 1E-9 1E-8 GIDL Current (A ) Drain Voltage, VD (V) fresh device stress neutralization VG= 0.5V
Fig. 8 Measured device IDdegradation at IG,max,
IB,max, and VG= VD stress conditions, where VG=VD shows the largest degradation
Fig. 12 NBTI experiment. (Left) Drain currents for
fresh, stressed,and after neutralization. Nit is dominant from these curves. (Right) The neutralization procedure is similar to Fig. 5.
0.0 -0.4 -0.8 -1.2 -1.6 -2.0 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.2 pMOSFET (RPN1) W/L= 10/0.1µm EOT= 16Å Drain Curre nt , |I D | (mA) Drain Voltage, V DS(V) fresh device stress @VG=VD= -2V, 500sec neutralize @VG=0.5V, VD= -1.5V, 10sec VG=2.2V, 5sec -2.0 -1.8 -1.6 -1.4 -1.2 -1.0 10-9 10-8 pMOSFET (RPN1) W/L= 10/0.1µm EOT= 16A GI DL Cu rrent (A) Drain Voltage, VDS (V) fresh device stress @V G=VD= -2V, 500sec neutralize @VG= 0.5V, VD= -1.5V, 10sec V G= 2.2V, 5sec 0.06 0.08 0.10 0 5 10 15 20 25 pMOSFET (RPN1) W/L= 10/0.1µm EOT= 16Å In te rf ace T rap , N it (1 0 10/c m 2) Channel Length (µm) RPN1 1000sec 500sec RPN2 500sec Stress@VG=VD= -2V 0.06 0.08 0.10 0 10 20 30 40 Inte rf a c e Trap, Nit (1 0 10/cm 2 0.00 0.02 0.04 0.06 0.08 0.10 0 10 20 30 40 50 60 0 10 20 30 40 50 60 O x ide T rap , N ot (10 10/cm 2) Interface Trap, Nit (1 0 10/cm 2) Channel Length (µm) Oxide Trap Interface Trap pMOSFET (RPN1) W/L= 10/0.1µm, EOT= 16Å
Stress@VG=VD= -2V, Time= 500sec
Temp.= 80°C 0 .0 0 0 .0 2 0.0 4 0 .0 6 0 .08 0 .1 0 5 1 0 In terfa c e Tra p , N it (10 10 /cm 2) C h an nel Le ngth (µm )
S tress@ V G = -2V , Tim e= 500sec Tem p.= 80°C pM O S F E T (R P N 1) W /L= 10/0.1µm , E O T = 16Å 0 -1 -2 0 1 2 3 4 VG= -1V Drain Curr ent, |I D | ( m A ) Drain Voltage, VDS (V) fresh device stress neutralization VG= -1.5V Normal CP Curve Abnormal CP Curve (with AC leakage) (e.g., tox> 30A) (e.g., tox< 20A) Vgl ICP ICP,max Lea kage com ponent varying Vgl fixed Vgh IB P+ P+ N-sub IG
Fig. 2 Measured ICPat two different frequencies.
The low leakage IFCP method is achieved by subtracting ICPat two successive frequencies.
0.0 -0.5 -1.0 -1.5 -2.0 -2.5 50 40 30 20 10 0 ∆ ID / I D (%) Gate Voltage ,VG(V) pMOSFET(RPN1) W /L= 10/0.1µm Stress@VD= -2V Time= 500sec IG,max IB,max VG= VD -1.0 -0.5 0.0 0.5 0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 C har g e Pu mpin g C u rr e n t, |ICP | (n A )
Low Level Gate Voltage, Vgl (V)
ICP,f1=1MHz
ICP,f2=500KHz
ICP,f1-f2= ICP,f1 - I CP,f2
Incremental frequency CP method
0.06 0.08 0.10 0 5 10 15 20 25 30 35 0 5 10 15 20 25 30 35 Channel Length (µm) Oxid e T rap , N ot (1 0 10/cm 2) In te rf a c e T rap , N it (1 0 10/c m 2) pM OSFET (RPN1) W /L= 10/0.1µm EO T= 16Å Interface trap Oxide trap Stress@ VG=VD= -2V Time= 500sec ∫ = ∆ x it CP qfW N xdx I 0 () dx dV dV I d qfW N gl gl CP it ∆ = 1 dx x dV dx dVgl= T() q V C q x Q x N ox G ot ot ∆ = = ()/ ) ( where (1) (2) (3) (4)
Fig. 11 Symmetrical NBTI stress where D and S
are grounded and VG= -2V, stressed at T=80oC.
Nit distribution with double-hump can be seen at
Fig.18 Vg=-2V NBTI stress and Vg=2V, PBTI
stress at 100C, charge pumping was measured at 1MHz
Fig. 15 Vth degradation afterVg=-2V, 100C,
NBTI stress
Fig. 20 Vg=-2V NBTI stress and Vg=2V PBTI stress
at 100C,charge pumping was measured at 1MHz
Fig. 16 Vth recovery at 100C,after
Vg=-2V,100C,NBTI stress
Fig.17 Vg=-2V NBTI stress and Vg=2V PBTI stress
at 100C
Fig. 21 Dynamic NBTI with different gate bias for 13A
ALD p-MOSFET
Fig. 19 Vg=-2V NBTI stress and Vg=2V PBTI stress
at 100C ,charge pumping was measured at 1MHz
100 1000 0.03 0.04 0.05 0.06 0.07 th re sh old v o ltage s h ift(V) stress time(s) ALD PLASMA PLASMA(more nitride) W/L=10um/0.24um 100 1000 0.03 0.04 0.05 0.06 threshol d voltage shift(V) revovery time(s) ALD PLASMA PLASMA(more nitride) Vg= -2V@100C,1000s stress W/L=1oum/0.5um 0 1000 2000 3000 4000 10 20 30 40 50 60 Th re s hold Voltag e s h ift( mV) Stress Time(s) ALD PLASMA W/L=10um/0.24um 0 1 0 0 0 2 0 0 0 3 0 0 0 4 0 0 0 0 .4 0 .8 1 .2 1 .6 2 .0 dICP (n A ) s tre s s tim e (s ) P L A S M A (m o re n itrid e ) P L A S M A (h e a v ie s t n itrid e ) W /L =1 0 um /0 .2 4 um 0 1000 2000 3000 4000 0.0 0.2 0.4 0.6 d ICP (n A ) stress time(s) PLASMA @1MHz ALD @1MHz W/L=10um/0.24um 0 1000 2000 3000 4000 10 20 30 40 50 60 70 th res h ol d vo lt ag e s h ift (mV) stress time(s) -1.6V NBTI,1.6V PBTI @100C -2V NBTI, 2V PBTI @100C W/L=10um/0.24um 0 1 0 0 0 2 0 0 0 3 0 0 0 4 0 0 0 0 .2 0 .4 0 .6 0 .8 1 .0 1 .2 1 .4 dICP (n A ) s tre s s tim e (s ) P L A S M A P L A S M A (m o re n itrid e ) W /L = 1 0 u m /0 .2 4 u m
