國 立 交 通 大 學
電子工程學系 電子研究所碩士班
碩 士 論 文
單壁奈米碳管網絡應用於
薄膜電晶體與非揮發性記憶體之特性研究
A Study on Single-Walled Carbon Nanotube Network for
Thin-Film Transistor and Nonvolatile Memory Applications
研究生：張孝瑜
指導教授：崔秉鉞 教授
單壁奈米碳管網絡應用於
薄膜電晶體與非揮發性記憶體之特性研究
A Study on Single-Walled Carbon Nanotube Network for
Thin-Film Transistor and Nonvolatile Memory Applications
研究生：張孝瑜 Student: Hsiao-Yu Chang
指導教授：崔秉鉞 Advisor: Bing-Yue Tsui
國立交通大學
電子工程學系 電子研究所 碩士論文
A thesis
Submitted to Department of Electronics Engineering & Institute of Electronics College of Electrical and Computer Engineering
National Chiao Tung University in Partial Fulfillment of the Requirement
for the Degree of Master in
Electronic Engineering 2008
單壁奈米碳管網絡應用於
薄膜電晶體與非揮發性記憶體之特性研究
研究生：張孝瑜 指導教授：崔秉鉞 國立交通大學電子工程系 電子研究所碩士班摘要
本論文使用多次旋塗碳管的方式製作碳管網絡，並探討其應用於薄膜 電晶體和非揮發性記憶體之性能。在薄膜電晶體方面，實驗結果發現通道 長度小於碳管長度時，元件導通電流大但開關比例(ID>10μA@VD= -0.1V， on/off ratio<10)，並且無法藉由電流崩潰法提升開關比例；至於通道長度較 大的元件，又因碳管塗佈時受到表面高低差的影響導致碳管分佈不均勻，因此雖然有較大的開關比例，但導通電流較小(ID<1μA@VD= -0.1V，on/off
ratio>10)。利用 Gm,max換算載子遷移率，可得到載子遷移率為 3.6cm2/Vs， 因為碳管的覆蓋率約只有 1%。換算覆蓋率後的載子遷移率約 360cm2/Vs， 和接近單根碳管所得到的8723 cm 2/Vs 仍有一段差距，推測原因為碳管網絡 中 金屬性和半導體性碳管交錯形成的蕭基位障，變溫量測也驗證碳管網絡 電晶體的導通機制是由金屬性碳管與半導體性碳管間的蕭基位障主導。 多根碳管交錯的碳管網絡電晶體有兩個主要缺點，第一是金屬性碳管 和半導體性碳管的交錯造成蕭基位障，使得元件導通電流降低、開關速度 變慢；第二是電流應力崩潰金屬性碳管的方法不適用於交錯的碳管網絡， 使得元件的開關比例無法進一步提升。提高碳管密度、使碳管平行排列、
碳管網絡薄膜的電阻係數約為 62.3μΩ·cm，銅膜隨著厚度降低至 11.5nm， 電阻係數增至 32.34μΩ·cm，當厚度降至 10nm 以下時，僅能形成不連續的 島狀(islands)分佈。因此，如能提高金屬性碳管比例，碳管網絡薄膜可望作 為超薄導電層的應用。 論文第二部份將碳管網絡應用在非揮發性記憶體的電荷儲存層，使用 相同的碳管網絡製作方式，利用實驗對照組與碳管分佈的狀態可驗證記憶 體特性確為碳管所造成。記憶體特性量測，發現閘極+8V 對元件有等效正 電荷的寫入效應，寫入電壓越大與寫入時間越長，臨界電壓飄移的量越大， 並且有明顯飽和的現象。抹除所需負偏壓達-22V，另外，升溫對於元件亦 有抹除效果。 實驗量測結果發現寫入抹除現象和傳統快閃記憶體不同，本論文檢視 電洞注入、極性分子轉動、金屬離子移動、分子與碳管結合等可能的機制， 初步可排除極性分子轉動與碳管粉末中金屬雜質的影響，而電洞的注入與 抹除亦存在不合理的情形，因此較傾向特殊分子和碳管結合後形成等效正 電荷的儲存，明確的機制仍需進一步的探討。電荷保存時間以及耐用性能 都不如現有的非揮發性記憶體，但其特殊的操作與記憶模式，值得進一步 研究，並可望透過製程改良，提升性能。
A Study on Single-Walled Carbon Nanotube Network for Thin -Film Transistors and Nonvolatile Memory Application
Student: Hsiao-Yu Chang Advisor: Bing-Yue Tsui
Department of Electronics Engineering Institute of Electronics
National Chiao Tung University
Abstract
In this thesis, carbon nanotube (CNT) network prepared by coating method were applied to thin-film transistors (TFTs) and non-volatile memory. It is observed that with channel length shorter than the CNT, the on-current of TFTs is higher than 10μA at VD= -0.1V but the
on/off ratio is smaller than 10. And, the on/off ratio can not be further raised by electrical breakdown method. For TFTs with longer channel length, the on/off ratio becomes larger but the on-current becomes smaller (ID<1μA@VD= -0.1V, on/off ratio>10). This tradeoff is
attributed to the non-uniform distributions of the CNT by coating method. The mobility extracted from Gm,max and the layout channel width is 3.6cm2/Vs. Since the surface coverage
of CNT is ~1%, the actual mobility of the CNT TFT is 360 cm2/Vs. This value is still smaller than the mobility of individual CNT transistor (8723 cm 2/Vs) due the Schottky barriers (SBs) formation from the junctions between semiconducting tubes and metallic tubes. The on-current transport mechanism is identified to be dominated by the Schottky emission.
There are two major drawbacks for the CNT network TFT from the experimental results. At first, the SBs between semiconducting tubes and metallic tubes limit the on current and
network so that the on/off ratio can not be further improved. Increasing surface coverage, placing CNT in parallel, raising the semiconducting CNT percentage are the key factors to improve the CNT TFTs performance.
On the other hand, the resistivity of the CNT network is estimated to be 62.3μΩ·cm. The
resistivity of a 11.5nm thick Cu film increases from the bulk value of 1.7μΩ·cm to 32.34μΩ·
cm. It is hard to form continuous Cu films thinner than 10nm. Therefore, CNT network can be applied as excellent ultra-thin conducting layer if the metallic CNT percentage can be increased.
The CNT network can be applied as the charge-trapping layer (CTL) for non-volatile memory. The same CNT network fabrication method is used. Comparing with control sample without CNT network, we can verify that the memory effect is due to the existence of CNT. From the measurement of memory characteristics, Vg = 8V result in effective positive charge storage. The lager programming voltage or the longer programming time makes the more threshold voltage shift. And the threshold voltage shift would saturate. Erasing voltage is much higher than the programming voltage (-22V versus 8V) and the positive charge can be removed by raising temperature to higher than 250°C.
The observed P/E phenomena are quite different from those of the traditional flash memories. Four possible mechanisms including hole injection, dipole rotation, mobile ion, and electric field induced molecular interaction are examined. Both the rotation of polar molecules and the metallic impurities are excluded. Hole injection mechanism also relies on some unreasonable assumptions. The electric field induced molecular interaction seems more feasible although the detailed mechanism is not clear at this moment and need much more efforts to clarify. The retention and endurance characteristics of the CNT memory are not as good as those of the traditional flash memories. Because of the novel operation mechanism, it
誌謝
兩年的時間過得飛快，第一年的日子就在修課、讀paper、學機台與實 驗中度過，一度曾令人感到日子難熬，但所幸也都撐過去了，第二年似乎 還開始能享受其中，一轉眼，即將帶著滿滿的收穫離開這裡，還真有點捨 不得。這段期間，受到許許多多人的幫助，使我能順利完成碩士論文，謹 以此文感謝。 首先，第一個要感謝的絕對是我的指導老師 崔秉鉞老師。很難用短短 的幾段文字來描述我心裡對老師的感謝。在實驗進行的過程中，老師願意 聆聽細節並且給予建議，在最後實驗結果整理成論文時，老師更是一字字 細讀與修改。除了研究上老師給予許多指導，老師也訓練學生做事情的方 法與態度。老師為人正直、處事圓融又能秉持自己的原則，對於不同個性 的學生用心觀察給予適當的指導，我能深刻的感受到老師對於學生是出自 真心的關懷，對我而言老師更是我心目中的典範。 其次，實驗上能順利完成得感謝國家奈米元件實驗室與國立交通大學 奈米中心所提供的半導體製程機台，感謝NDL 的鄭旭君工程師與子凌姐， 以及其他許多的機台工程師與小姐們，謝謝你們的大力協助。感謝國家實 驗研究院儀器科技研究中心提供原子層沉積機台，柯志忠學長以及卓文 浩、游智傑等學長們的指教與幫忙。也謝謝簡昭欣實驗室的欣哲和弘森的 熱心幫忙。 另外，由清大工科系蔡春鴻老師所領導的奈米國家型計畫研究團隊， 亦提供一個環境使我能接收廣泛的碳管相關知識，感謝鐵雄、翁政輝、蘇 清源等學長們實驗上的幫助與建議，以及賴肆華同學實驗上的討論。 感謝實驗室的各位，謝志民、盧季霈學長給予研究上的建議與幫忙；實驗上亦給予很多建議與碳管組的振欽學長願意容忍我在他做實驗的時候 跟前跟後、問東問西，令我之後自己做實驗時不至於慌張失措，還有具喜 感的小紅豆和愛聊天的flying，看到你們就很開心。同屆的筱函、曉萱、雨 蓁，很幸運能和你們在同一個實驗室一起度過這兩年的時光，無論是在研 究上或是生活上都讓我覺得，有你們真好！還有同組的張嘉文能夠一起討 論碳管實驗上的問題，以及羅正愷在我記憶體方面有問題時總是給予幫 忙。實驗室的蔡依成學弟這一年也是辛苦你了。另外，我的大學同學智雅 以及英子，也謝謝你們這段時間陪我吃飯、聊天，可以互相抱怨也互相鼓 勵。 最後，我要感謝我的家人，感謝他們在我的求學過程中，默默的付出 並且對我任性的決定總是給予支持，使我可以專注於我想做的事情認真去 做好，奶奶、爸爸、媽媽以及我的哥哥，謝謝你們。
目錄
中文摘要………i 英文摘要………..iii 誌謝………..V 目錄………Vii 表目錄………...Viii 圖目錄...………...iX 第一章 緒論……….1 1-1 奈米碳管基本性質介紹………..1 1-2 單根單壁奈米碳管電晶體的傳導特性………..2 1-3 單根單壁奈米碳管電晶體的電性影響因素………..4 1-4 碳管薄膜薄膜電晶體之發展過程與碳管薄膜的製作方法…………..6 1-5 非揮發性記憶體之簡介………..8 1-6 論文架構………..9 第二章 元件設計與製備流程………...16 2-1 碳管網絡薄膜電晶體………16 2-1.1 碳管薄膜電晶體之元件結構與光罩佈局………...16 2-1.2 碳管規格與溶液配置………...17 2-1.3 碳管網絡薄膜之形成方法與結果討論………...17 2-1.4 碳管網絡薄膜電晶體之元件製程步驟………...18 2-2 碳管網絡記憶體………19 2-2.1 碳管網絡記憶體的元件結構與光罩佈局………...19 2-2.2 碳管網絡記憶體之碳管薄膜製作方式………...20 2-2.3 碳管網絡記憶體之元件製程步驟………...20第三章 碳管網絡薄膜電晶體………...32 3-1 碳管塗佈次數與元件尺寸之效應………32 3-1.1 碳管塗佈次數對元件特性之影響………...32 3-1.2 元件尺寸對元件特性之影響………33 3-2 碳管薄膜電晶體之特性討論………34 3-2.1 碳管薄膜電晶體與接近單根碳管電晶體之載子遷移率與電阻 係數萃取與討論………...35 3-2.2 碳管薄膜電晶體與接近單根碳管電晶體之導通機制探討…...37 3-3 利用電流應力對開關比例之影響………38 第四章 碳管網絡記憶體………...59 4-1 閘極介電層基本特性………59 4-2 碳管網絡記憶體之記憶現象………60 4-3 碳管網絡記憶體特性………61 4-3.1 抹除方法………...61 4-3.2 寫入速度………...…62 4-3.3 電荷保持 (Retention)………...62 4-3.4 耐久性 (Endurance)………...62 4-4 操作機制………63 第五章 結論………...86 5-1 結論………...86 5-2 未來展望與後續研究建議………..88 參考文獻……….90 個人簡歷……….95
表目錄
第三章 表3-1 碳管薄膜電晶體不同元件尺寸量到之機率統計：(a)塗佈 2 次、(b) 塗 佈 10 次、(c) 塗佈 40 次(其中旋塗 10 次元件寬度為 5μm 的元件因為 金屬鈀和氮化矽附著的強度不佳而有斷線的情形，因此不列入機率 統計)。………40 表3-2 碳管薄膜電晶體塗佈次數與元件尺寸和平均導通電流的關係：(a)塗 佈 2 次、(b) 塗佈 10 次、(c) 塗佈 40 次。………...41 表3-3 碳管薄膜電晶體塗佈次數與元件尺寸和平均開關比例的關係：(a)塗 佈 2 次、(b)10 次、(c)40 次。……….42 第四章 表4-1 四種可能使臨界電壓漂移之機制與量測現象之比對。(三種符號個別 所代表的意思：O 代表此機制可合理解釋此現象、∆ 代表此機制勉 強可解釋此現象、X 代表此機制完全和此現象抵觸。)………67圖目錄
第一章 圖1-1 奈米碳管結構示意圖：(a)單壁奈米碳管管壁由單層石墨原子層捲起 而成、(b)單壁奈米碳管兩端由於有五邊型碳環存在，因此可形成封 閉結構、(c)多壁奈米碳管。………...10 圖1-2 此為單層石墨原子層的示意圖，a aJK JJK1, 2是石墨結構的單位向量，圖中 說明Ch JJK 即碳管捲起的方向，此方向是定義碳管結構最重要的參 數。………11 圖1-3 隨著 K+摻雜濃度增減，其元件的臨界電壓會飄移。………...12 圖1-4 解釋因為碳管和金屬的功函數不同而造成載子通過兩者界面時所 看到的障礙：(a)閘極給正偏壓，電子看到的障礙 Фb、(b)閘極給負 偏壓，電洞看到的障礙 Фb。………13 圖1-5 (a)當金屬的費米能階剛好和碳管的價帶在同一水平時，則形成 p-type 歐姆接觸的碳管電晶體、(a)當金屬的費米能階剛好和碳管的 導帶在同一水平時，則形成 n-type 歐姆接觸的碳管電晶體。……14 圖1-6 非揮發性記憶體示意圖：(a)懸浮閘記憶體、(b)SONOS 記憶體、 (c)nanocrystal 記憶體。………15 第二章 圖2-1 碳管薄膜電晶體元件示意圖：(a)俯視圖，(b)剖面圖。………..23圖2-2 Carbolex 提供 AP-grade 碳管粉末之 SEM 分析圖。……….24
圖2-6 碳管塗佈次數 40 次之碳管薄膜於不同元件尺寸的分布情形： (a) L=0.4μm、(b)1.4μm、(c)L=4μm、(d)L=9μm。……….27 圖2-7 碳管網絡薄膜電晶體之製程步驟示意圖。………28 圖2-8 碳管網絡記憶體之元件示意圖：(a) 剖面圖，(b) 俯視圖。………29 圖2-9 可觀察到碳管並沒有完全覆蓋元件通道上方的面積，而大都堆積在 具有高地差地形的邊緣。……….30 圖2-10 碳管網絡記憶體之製程步驟示意圖。……….31 第三章 圖3-1 碳管薄膜電晶體 Id-Vg 關係圖：(a)導通電流大但開關比例小的元件、 (b) 開關比例大但導通電流小的元件。………..43 圖3-2 碳管薄膜電晶體塗佈次數對元件特性之影響：(a) 塗佈次數對導通 電流的影響(W=50μm、L=1.4μm 和 0.4μm)、(b) 塗佈次數對開關比 例的影響(W=50μm、L=0.4μm 和 1.4μm)。………...44 圖3-3 coating 40 次碳管薄膜電晶體元件尺寸和導通電流的關係： (a)width=50μm、(b) width=20μm。……….45 圖3-4 coating 40 次碳管薄膜電晶體元件尺寸和導通電流的關係： (a)width=50μm、(b) width=20μm。……….46 圖3-5 在元件的邊緣會有碳管繞過，造成額外的導通電流的貢獻，等效元 件的寬度增加。……….47 圖3-6 coating 40 次碳管薄膜電晶體：(a)導通電流和關閉電流的關係隨不 同元件尺寸之分布圖、(b) 導通電流和開關比例的關係隨不同元件 尺寸之分布圖。………48 圖3-7 碳管電晶體 ID-VG關係圖，由Gm,max計算得到載子遷移率： (a)塗佈
碳管 40 次之薄膜電晶體特性、(b) 少根接近單根碳管電晶體特 性。……….49 圖3-8 各式可撓曲電晶體之載子遷移率研究進程，顯示碳管電晶體研究潛 力之優勢。……….50 圖3-9 coating 40 次碳管薄膜電晶體通道長度和導通電流的關係(通道寬度 為 50μm)，圖中包含最大值、最小值與平均值，右下角插圖為將原 圖之 y 軸換成線性軸顯示。………50 圖3-10 少根接近單根碳管電晶體之電性量測： (a)VG=+20V 與-10V 時的 ID-VD關係圖(右上角插圖為 VD=0.1V 時的 ID-VG關係圖)、(b) VG= +20V 時的 ID- VD 關係圖。………...51 圖3-11 閘極電壓為+20V 時，汲極電壓大小不同時的能帶圖：(a)汲極電壓 為-0.1V、(b) 汲極電壓-2V 時，電洞由源極進入通道所需克服的能 障變小。……….52 圖3-12 少根接近單根碳管電晶體之電性量測：(a)變溫量測 ID-VG關係圖、 (b)閘極於負偏壓時，電洞導通電流隨溫度的變化。……….53 圖3-13 碳管網絡電晶體變溫量測之 ID-VG關係圖。………..54 圖3-14 碳管塗佈 40 次，L=1.4μm、W=50μm：(a)閘極偏壓在+20V 的狀態 下，碳管電晶體 ID-VD 關係圖、(b)電性崩潰法前後之 ID-VG 關係 圖。……….55 圖3-15 碳管塗佈 2 次，L=1.4μm、W=50μm，：(a)閘極偏壓在+20V 的狀態 下，碳管電晶體 ID-VD 關係圖、(b)電性崩潰法後之 ID-VG 關係 圖。……….56 圖3-16 相同碳管塗佈次數(40 次)，元件通道長度固定(0.4μm)，討論元件寬
圖3-17 金屬性碳管網絡分布示意圖，解釋在某些情況下，無法用電性崩潰 法選擇性的移除金屬漏電路徑的原因。……….58 第四章 圖4-1 和元件通道方向垂直之 TEM 剖面圖：(a)LOCOS、(b)穿遂氧化層和 阻擋層薄膜厚度都很均勻、(c)高倍率下各層厚度標示。…………68 圖4-2 實驗對照組(沒有碳管)之閘極介電層電性分析(通道長度50μm、通道 寬度48μm)：(a) 閘極高頻電容量測、(b) I-V 關係圖，正偏壓的崩潰 電壓大於40V，而負偏壓的崩潰電壓約在-30V。………69 圖4-3 有碳管的元件閘極介電層電性分析：(a)閘極介電層 I-V 關係圖(通 道長度50μm、通道寬度 48μm)，正偏壓的崩潰電壓大於 40V，而 負偏壓的崩潰電壓分佈在-10~-30V。(b)負偏壓的崩潰電壓累積機率 分佈圖。……….70 圖4-4 (a)元件閘極偏壓在±8V 的掃描範圍時的 ID-VG關係圖(右下角小圖為 實驗對照組之ID-VG關係圖)、(b)碳管分布不均的元件示意圖與等效 電路圖、(c) 兩個不同臨界電壓的電晶體個別貢獻的電流總合即為 量測結果。………71 圖4-5 元件寬度對碳管記憶體特性之影響。寬度分別為(a)48μm、(b)18μm、 (c)4μm。……….72 圖4-6 閘極負偏壓在±8的掃描範圍內對元件的影響：(a)對某些元件沒有影 響，(b)對某些元件有影響。……….73 圖4-7 閘極偏壓在-8V、1s，對某部分的元件有抹除的效果，但只是暫時 的。………74 圖4-8 閘極偏壓在-22V、1s，對大部分的元件有永久抹除的效果。……..74
圖4-10 不同寫入條件的漂移量：(a)固定閘極偏壓在-12V，寫入時間改變對 臨界電壓飄移量之影響、(b)臨界電壓飄移量和寫入偏壓與時間的關 係。……….76 圖4-11 臨界電壓隨時間的變化(縮圖為原始 ID-VG關係圖)：(a) retention 較差 的元件、(b) retention 較好的元件。………...77 圖4-12 多次寫入與抹除：(a)臨界電壓隨 P/E 次數增加的變化、(b)第一次寫 入與抹除時之ID-VG關係圖與最後一次的變化。………78 圖4-13 某部份元件使用相同的寫入條件，第二次飄移量會變小，甚至會幾 乎喪失記憶体的特性。………79 圖4-14 某部份元件使用相同的寫入條件，多次寫入發現臨界電壓飄移量越 來越大最後達到飽和(註：抹除時也沒有完全抹除)。………..79 圖4-15 元件結構於不同狀態時對應能帶圖：(a)寫入(閘極加正偏壓)、(b)抹 除(閘極加負偏壓)。………80 圖4-16 碳管曲率造成電場加強的效果：(a)為元件結構圖與模擬參數設定、 (b)為有直徑 1.4nm 的鈦結構其電場分佈圖、(c)沒有直徑 1.4nm 的鈦 模擬結果，x=0 時電場隨 y 軸的變化、(d)有直徑 1.4nm 的鈦之模擬 結果，x=0 時電場隨 y 軸的變化。……….81 圖4-17 利用極性分子解釋碳管記憶體臨界電壓飄移的現象：(a)初始狀態、 (b)寫入(閘極加正偏壓)、(c)抹除(閘極加負偏壓)。………82 圖4-18 利用極性分子解釋碳管記憶體臨界電壓飄移的現象：(a)初始狀態、 (b)寫入(閘極加正偏壓)、(c)抹除(閘極加負偏壓)。………..83 圖4-19 利用不明物質解釋碳管記憶體臨界電壓飄移的現象：(a)初始狀態、 (b)寫入(閘極加正偏壓)、(c)抹除(閘極加負偏壓)。……….84
第一章
緒論
1-1 奈米碳管基本性質介紹
奈米碳管(Carbon nanotube, CNT)於 1991 年由日本 NEC 的 Sumio Iijima 首度發現【1】，陸續幾年的研究發現碳管在電、光、熱、機械等性質上都 有優異的表現，顯示其在電晶體、金屬導線、顯示器、複合材料等方面都 有發展的潛力【2】。
奈米碳管由碳原子所組成，可概分為單壁奈米碳管(Single-walled carbon nanotubes, SWCNTs) 與 多 壁 奈 米 碳 管 (Multi-walled carbon nanotubes, MWCNTs)。單壁奈米碳管的管壁可視為單一石墨原子層捲起而成的 1-2 奈 米直徑的管狀物(如圖 1-1(a))，前後兩端由六邊形與五邊形的碳環所形成的 封閉結構(如圖 1-1(b))，長度可達數百微米；而多壁奈米碳管為單壁奈米碳 管層層包覆成同心結構，直徑的分布範圍較廣，可由數奈米至數十奈米(如 圖1-1(c))，其電性要考慮層與層之間的交互作用力，較為複雜。 由於單壁奈米碳管為石墨原子層捲起而成管狀物，因此單壁奈米碳管 的能帶特性可由石墨的能帶理論推算。單層石墨結構為一理想二維結構， 電子之動量kK有兩個維度，延某些方向能隙(band gap)為零，延某些方向則 有大小不定之能隙。而單壁奈米碳管為一維奈米結構，因此電子在碳管中 運行的方向僅有軸向方向，此方向將決定單壁奈米碳管的能隙大小。因此， 單 壁 奈 米 碳 管 有 一 個 重 要 的 參 數 ： 特 徵 向 量 (chiral vector) 1 2 ( , ) h CJJK=naJK+maJJK= n m ，此向量定義了石墨層捲曲成碳管的方向，即碳管的旋 JJK
為3 的倍數時，單壁奈米碳管為金屬性；n-m 不為 3 的倍數時，單壁奈米碳 管為半導體性。此外，單壁奈米碳管其能隙大小亦與直徑相關，能隙和直 徑的關係為一倒數關係 4 f CNT Eg d ν = = ， : Fermi velocity ~8 10 m/s5 f ν × ，直徑越大，能 隙越小。本論文中所選用的碳管直徑約為1.4nm，其半導性碳管的能隙約為 0.6eV【3】。 1-2 單根單壁奈米碳管電晶體的傳導特性 由上節討論可得知，碳管的電性由旋度與直徑同時決定，而當討論實 際量測單根碳管傳導特性。碳管的電阻可分為三個部份的貢獻，第一部份 為 一 維 結 構 所 無 法 避 免 的 阻 抗 ， 可 引 入 兩 端 點 的 Landauer-Buttiker Formula，適用於 N 個一維通道並聯：G (Ne2)T h = ，T: transmission coefficient
for electrons through the sample，對於輕摻雜的碳管，N=4，假設 T=1，則 2 4 155 e G S h μ = = 或R=6.5kΩ。第二部份為接觸阻抗Rc的貢獻，原因為金屬和 碳管接觸時因為功函數不匹配所產生額外的阻抗。第三部份的貢獻為載子 通 過 碳 管 時 因 散 射 而 產 生 的 阻 抗 2( ) 4 t h L R e l = ， 此 和 碳 管 的 平 均 自 由 徑 (mean-free path, l ) 和 碳 管 長 度 (L) 有 關 。 綜 合 以 上 三 者 貢 獻 ， 總 阻 抗 2 4 c t e R R R h = + + 【2】，若能夠使用適合的金屬使Rc =0，並將散射的影響降至 最小，則可達到彈道傳輸(ballistic transport)。而散射的影響有機會降至 0 的 原因為，碳管在室溫下的平均自由徑可達~μm，遠大於一般材料，原因為
有兩個，因此大幅度減少散射發生的可能性。目前實驗中量測到直徑 1nm 的金屬性碳管其電流密度可達2.5×109A/cm2，是銅導線的1000 倍【4】。而 半 導 體 性 碳 管 的 載 子 遷 移 率(carrier mobility) 可 達 20000cm2/Vs ， 互 導 (transconductance)可達 10ms/μm 亦遠遠優於矽元件【5】。 實際量測碳管的電性時，為了點針方便會在碳管的兩端點製作金屬電 極，由於量到的電性會包含碳管本身再加上電極與碳管接觸所造成的整體 影響，因此金屬的選擇就格外重要。過去的實驗中，也有人直接將探針點 在碳管上，但仍然有探針和碳管之間額外產生的電阻需要考慮。目前研究 上常使用的金屬有金(Au)、鉑(Pt)、鈦(Ti)、鉻(Cr)、鈀(Pd)、鋁(Al)，其中 對於比較容易氧化的金屬(如鈦、鉻)，使用時上方通常會多疊一層不易氧化 的金屬(如金)，避免其表面氧化造成量測時額外阻抗產生。目前量測單根碳 管電晶體最基本的結構就是使用重摻雜的晶圓作為背閘極，表面成長一層 乾氧氧化層(dry oxide)作為閘極介電層，最後上方是碳管和金屬電極。 在已發表的研究結果中，約可將基本結構的碳管電晶體分為三種：第 一種摻雜型碳管電晶體是利用某些特殊之摻雜製程，使CNT 產生類似矽元 件的摻雜效果，利用摻雜的濃度可調變碳管的費米能階(Fermi level)，因此 隨著摻雜濃度增減，其元件的臨界電壓會漂移(如圖 1-3)，進而改變單壁奈 米 碳 管 之 電 性 。 目 前 使 用 過 的 摻 雜 方 法 例 如 有 鉀 離 子 【6 】、 高 分 子 (polyethylene, PEI) 【7】，前者的缺點在於它的電性沒辦法在大氣的環境下 維持，而後者可以。 第二種蕭基位障電晶體其運作原理為利用電子和電洞在流經金屬和碳 管的接觸時，分別形成不等的蕭基位障(如圖 1-4) 【8】再利用閘極偏壓控 制蕭基位障的寬度來控制電流大小，因此此類型電晶體的導通電流較小，
漏電流較大，次臨界斜率不佳，不論閘極處在正偏壓或負偏壓的狀態，電 晶體都呈現導通的狀態，不適合應用於邏輯電路上。 而第三種歐姆接觸碳管電晶體則是透過選擇適當的金屬電極來達成。 當選擇功函數較大的金屬使其費米能階剛好和碳管的價帶(valence band)或 在同一水平時，再利用閘極控制通道之開關，則形成 p-type 歐姆接觸的碳 管電晶體(如圖 1-5(a))；反之若是金屬的費米能階和碳管的導帶(conduction band)在同一水平時，則形成 n-type 歐姆接觸的碳管電晶體(如圖 1-5(b))。在 2003 年由 Dai Hongjie 研究團隊【9】與 2007 年北京大學的研究團隊【10】 分別使用鈀(Pd)及鈧(Sc)實際製作出 p-type 及 n-type 的彈道傳輸碳管電晶 體。 由理論上來說，選擇適當的金屬，即其功函數和碳管能匹配，則可控 制碳管電晶體的電性為n-type、p-type 或是雙極性的特性，但實驗上由於對 碳管特性無法確實掌握，因此幾乎找不到兩顆電性完全相同的電晶體。下 面簡述目前單根碳管電晶體的電性如此無法掌控的原因。 1-3 單根單壁奈米碳管電晶體的電性影響因素 碳管電晶體的電性受到多方面的影響。首先是金屬和碳管的接觸面的 影響，除了要考慮不同的金屬其功函數的變異，亦要考慮碳管的直徑會直 接影響到能隙的大小【11-12】，還有實際上金屬和碳管之間是否有良好的接 觸，即兩者之間鍵結的強弱【13】，三者共同影響到最後接觸面的性質。 許多研究結果指出，碳管電晶體在含氧的環境下多呈現 p-type 的電晶 體特性，一種說法認為氧氣造成金屬鈦的功函數增加近而造成電洞電流隨 氧氣含量增加而提升【14】，另有說法認為氧氣對碳管是類似 p-type 摻雜的
有明確的結論。此現象造成 n-type 碳管電晶體格外難製作，儘管使用低功 函數的金屬在製作完成初期可量測到 n-type 特性，但在大氣環境下經過一 段時間，電晶體特性就會由n-type 又轉回 p-type【18】。另一方面，亦有研 究指出大氣中的水分子是造成碳管電晶體遲滯現象的原因【19】，但其真正 的影響機制仍在持續研究中。由於碳管由單層的原子層構成，因此表面性 質對於其特性影響甚鉅，氣體吸附至表面和脫離的過程對其特性造成劇烈 的改變。雖然此現象對於量測上造成嚴重的干擾，但從另一方面來說碳管 表面對於氣體的敏感度有潛力應用於生物化學感測的領域，例如偵測有毒 氣體【20】，以及儲存氫氣的應用【21】。 碳管的結構缺陷也是近幾年研究很多的課題，有理論研究指出缺陷的 排列方式會影響碳管的電性，並有直接的 HRTEM 證據指出電子束照射會 在碳管上產生缺陷，電流的流動會使缺陷移動並聚集，這些都大大的增加 碳管電性的不確定性【22】。 除了上述造成碳管量測上變異之外部因素外，以目前的碳管合成技術 來說，碳管本身的旋度是無法控制的，在大量碳管中金屬性和半導體性的 碳 管 是 同 時 存 在 ， 因 此 如 何 能 個 別 分 離 出 兩 者 也 是 重 要 的 研 究 課 題 【23-25】。至於直徑的控制也只能約略控制在某個小範圍內，並無法精確控 制，因此碳管的能隙也是有變異的。在製作元件的過程中，定義圖案時需 使用曝光機台，元件會受到短波長光源或是電子束的照射，以及量測線寬 或是尋找碳管的位置使用SEM 輔助，這些都對碳管造成一定程度的傷害。 在最後量測過程中，大氣中氣體分子吸附與脫離的干擾，電流通過可能造 成缺陷移動。以上種種綜合在一起，可知道單根碳管電晶體要能實際應用 還有很長遠的一段路要走。 然而，當使用多根奈米碳管來製作碳管電晶體時，多根碳管電晶體的
結果，並且正好符合目前碳管合成技術可做到的程度，這會是短期內較有 可能實現的目標。在本文中，我們發展了一種用旋塗的方式製作碳管網絡 之技術，並將之應用於薄膜電晶體之通道(channel)和非揮發性記憶體之儲存 層(storage layer)上， 下一節中將敘述奈米碳管薄膜電晶體的發展現況，並 整理了目前已發表文獻中，各式各樣製作碳管薄膜的方法。 1-4 碳管薄膜薄膜電晶體之發展過程與碳管薄膜的製作方法 早期碳管相關的研究大都針對於單根碳管的各種特性在做討論，並發 現其在電性上確實具有相當優異的性質，尤其是它的載子遷移率遠遠優於 其他已知的半導體材料，因此相當有潛力應用於電晶體的通道上。但上節 已說明目前在單根碳管的控制上還有很多問題不是短時間之內所能克服 的，因此2003 年開始，陸續有許多人開始嘗試製作大量碳管的薄膜電晶體， 雖然一開始元件的特性仍有大幅改善的空間，但開啟了新的一個研究方向 【26】。 利用多根碳管平均可降低因為個別碳管之間的差異所造成的影響，如 直徑可控制在小範圍的某個區間中、缺陷或是環境的影響都可經由大量平 均後使其元件特性趨向一致，但緊接而來的問題就是，如何製作大面積且 均勻的碳管薄膜？ 碳 管 放 置 的 方 法 可 以 分 成 兩 個 大 方 向 ， 一 種 是 化 學 氣 相 沉 積 法 (chemical vapor deposition, CVD)，利用金屬催化劑做為觸媒直接在所需要的 位置成長碳管，但要成功的長出高純度的單壁奈米碳管並且控制其方向、 位置、均勻度等其實是有相當難度的，且其成長溫度通常在700°C到1000°C 的區間，這樣的高溫和薄膜電晶體的製程並不相容。
符合薄膜電晶體所需要的低溫並且大面積的製程。理想情況下，我們會希 望碳管是朝電流導通的方向水平並聯排列的，相當於多個單根碳管電晶體 並聯，這樣一來，在利用電性崩潰的方法燒斷金屬性的碳管之後，既能維 持原有高達106的開關比例，又能夠提升導通電流。由文獻回顧可以發現， 已有許多人試圖去排列碳管或是其它的一維奈米結構：1998 年Marko Burghard等人將碳管溶在SDS 中並在表面做化學修飾，使碳管可在特定的 位置範圍作定位，但僅能小幅度的達到定向的目的【27】。2001年Yu Huang 等人利用PDMS mold 搭配表面作化學修飾，可使一維的奈米線順著溶液的 流向做排列【28】。2004年Huijun Xin等人將碳管粉末用DMF分散並利用氣 流的流動方向去排列碳管【29】。2006年Hyunhyub Ko等人將碳管粉末 (Carbon Solutions)溶在SDS中並搭配表面作化學修飾，用光阻在表面作出多 條平行溝槽並傾斜一角度使碳管溶液順著留下，可發現碳管排列大約和溶 液流動的方向是ㄧ致的 【30】。以上的結果雖然都能使碳管傾向某個方向 做排列，但仔細檢視會發現，碳管之間仍會有錯雜的情形發生，大面積之 下的均勻度與定位定向仍是有其困難存在。 有鑑於大面積下排列碳管的困難性，另外有某些研究朝向沒有方向性 的碳管網絡來發展。相較於試圖去排列碳管，無方向性的碳管網絡在技術 上簡化了一些問題，並且大面積下的均勻性會更容易達成。無方向性就是 任何方向都存在，利用大量不同方向的碳管平均之後，個別元件之間的特 性亦會趨近一致。美國的Naval Research Laboratory由2003年至2005的努 力，在碳管薄膜電晶體的特性上就達到了很大的改善，其製作出來的元件
其單位長度互導可達0.5mS/mm，載子遷移率可達150cm2/V·s，改善的重點
在於碳管溶液純化的步驟，多次經由離心的步驟分離沉澱，去除未完全懸
溶 於chloroform 並 利 用 真 空 過 濾 技 術 製 作 出 大 面 積 的 均 勻 碳 管 薄 膜 【33】。此研究團隊並於2006 年將碳管粉末(Carbon Solutions)用十二烷基 硫酸納(Sodium dodecyl sulfate, SDS)分散並利用PDMS stamp 轉印可製作出 任意所需圖案【34】。 上述這些方法需要一些比較特別的製程設備，並且需要對晶圓表面做 特殊的化學處理，若沒有去除乾淨，甚至會對碳管的電性造成影響。因此 本論文考慮到現有的實驗設備，選用旋塗法(spin coating)的方式來製作碳管 薄膜。固定碳管的濃度並利用塗佈時的次數來控制碳管的數量，這樣能夠 簡化調配不同碳管濃度時可能造成實驗的誤差，可以盡量將人為影響因素 降至最低。本論文將此方法製作的碳管網絡應用於兩部分，第一部分為奈 米碳管薄膜電晶體，第二部份將其應用於非揮發性記憶體的儲存層，簡介 於下節。 1-5 非揮發性記憶體之簡介 非揮發性記憶體的應用廣泛，包含個人電腦、行動電話、數位相機等 等，目前工業上成熟的技術是具有懸浮閘結構(floating gate)的記憶體(如圖 1-6(a))，其原理為利用中間的導電層儲存電荷而造成臨界電壓的漂移，因而 可有記憶0 或 1 兩種狀態(state)的記憶體功能，且裡面的電荷不會隨著電源 關閉而流失，因而稱為非揮發性記憶體。 隨著摩爾定律(Moore’s law)的推展，懸浮閘結構記憶體面臨無法繼續微 縮的窘境，穿隧氧化層(tunneling oxide)隨著尺寸微縮而減薄，電荷流失的 問題將無法可解。目前有兩類改良式的結構在研究中，一種是SONOS 記憶 體，一種是 nanocrystal 記憶體，若原本懸浮閘記憶體的導電層用氮化矽替
電荷儲存層。2006 年香港研究單位已發表類似的結構【35】，該篇論文製作 出有碳管夾層的電容結構，結果顯示閘極偏壓在±3V 的範圍裡，偏壓正掃 與反掃過程中，造成電荷寫入/抹除，導致其平帶電位(flat band voltage) 的
漂移約為 0.4V，此篇文獻的結果發現電洞相較於電子較容易儲存在碳管 中。2007 年韓國的研究單位發表類似結構的碳管記憶體元件，並發現電子 和電洞都有儲存在元件中的現象，該研究發現電子較容易儲存於元件中 【36】。 1-6 論文架構 本論文製作兩種元件結構，一是將碳管網絡薄膜應用於薄膜電晶體， 另一將碳管網絡薄膜應用於非揮發性記憶體上。 第二章一開始會先針對本論文形成碳管薄膜的方式做特別的說明，之 後將會說明兩種元件的製作流程和光罩設計。 第三章為碳管網絡薄膜電晶體的量測結果與討論。 第四章碳管網絡記憶體的量測結果與討論。 第五章為本論文的結論與後續研究的建議。
(a) (b) (c) 圖1-1 奈米碳管結構示意圖：(a)單壁奈米碳管管壁由單層石墨原子層捲起 而成【2】、(b)單壁奈米碳管兩端由於有五邊型碳環存在，因此可形成封閉 結構、(c)多壁奈米碳管。
圖1-2 此為單層石墨原子層的示意圖，a a1, 2 JK JJK 是石墨結構的單位向量，圖中 說明Ch JJK 即碳管捲起的方向，此方向是定義碳管結構最重要的參數。
(n,0)
(n,n)
(n,m)
hC
JJK
(n,0)
(n,n)
(n,m)
hC
JJK
(a)
Vg>0
Vg>0
(b)Vg<0
Vg<0
圖1-4 解釋因為碳管和金屬的功函數不同而造成載子通過兩者界面時所看 到的障礙：(a)閘極給正偏壓，電子看到的障礙 Фb、(b)閘極給負偏壓，電洞 看到的障礙Фb【9】。(a)
VG<0，no SB for hole
VG<0，no SB for hole
(b)
VG>0，no SB for electron
VG>0，no SB for electron
圖1-5 (a)當金屬的費米能階剛好和碳管的價帶在同一水平時，則形成 p-type
歐姆接觸的碳管電晶體、(a)當金屬的費米能階剛好和碳管的導帶在同一水
平時，則形成n-type 歐姆接觸的碳管電晶體。
(a) Gate Foating gate
S
D
Si substrate
Tunneling oxide blocking oxide Gate Foating gateS
D
Si substrate
Tunneling oxide blocking oxide (b) Gate nitrideS
D
Si substrate
Tunneling oxide blocking oxide Gate nitrideS
D
Si substrate
Tunneling oxide blocking oxide (c) GateS
D
Si
substrate
Tunneling oxide blocking oxide GateS
D
Si substrate
Tunneling oxide blocking oxide 圖1-6 非揮發性記憶體示意圖：(a)懸浮閘記憶體、(b)SONOS 記憶體、 (c)nanocrystal 記憶體。第二章
元件設計與製備流程
2-1 碳管薄膜電晶體 2-1.1 碳管薄膜電晶體之元件結構與光罩佈局 碳管薄膜電晶體所採用之元件結構為背閘極結構(如圖 2-1(a)、(b))，和 一般使用晶圓作為背閘極的結構不同之處在於：每顆元件的背閘極不是共 用的，而是多一道曝光程序並用蝕刻將其個別定義出來，由實驗結果發現 這樣的結構可增加碳管成功跨接的元件比例，但會影響不同元件尺寸的碳 管分佈，下節有掃瞄式電子顯微鏡(SEM)影像，並和第三章的量測結果可互 相驗證。背閘極使用高摻雜的多晶矽(in-situ doped poly-Si)，此選擇的優點為便 於蝕刻，並考慮到和接下來和爐管製程的相容性，因此沒有選用金屬閘極。 閘極介電層為低壓化學氣相沉積的氮化矽薄膜，而和碳管接觸的金屬則採 用和碳管有低接觸阻抗且元件穩定性高的鈀(Pd)。鈦雖然也是目前大家研究 中廣泛採用的金屬，但其具有易氧化的特性且要經過 600°C 以上的高溫才 能和碳管有良好的接觸。並有研究指出鈦金屬製作的電晶體易受 UV 光的 影響，電流會有大幅度的變動【17】(如圖 3-2)，這對於我們在重複量測以 及比較不同條件下的元件電性時會造成影響，因此選擇比較穩定的鈀。 光罩的佈局上，改變的參數為源極(drain)和汲極(source)之間的長度和 寬度。使用的曝光機台最小線寬限制為 0.35μm，因此源極(drain)和汲極 (source)之間的長度有 0.4、1.4、4、7、9、14、29、49μm 等八種尺寸；寬 度有 5、20、50μm 等三種尺寸。其中對於源極與汲極長度是 0.4 和 1.4μm
2-1.2 碳管規格與溶液配置
本實驗使用 Carbolex 公司販售之 AP-grade 碳管粉末。該公司提供的 SEM 如圖 2-3(a)可看出其呈現糾結狀(tangled)，平均直徑約 1.4nm，長度分
佈在2-5μm。由於碳管間的凡得瓦爾力(Van der Waals force)的存在，其常以
束狀(bundle)的方式呈現(如圖 2-3(b)【37】)，碳管束的直徑約在 20nm。單
壁奈米碳管粉末的純度為50-70%，內含殘留的催化劑釔(Y)和鎳(Ni)。其製
作方法為電弧放電法(arc discharge)，此方法可製作品質純度佳的單壁奈米 碳管，但產量少成本高，且其呈現糾結狀態得經由適當的溶劑分散後才利 於碳管薄膜的製作。根據本實驗室李振欽學長的論文中對該公司販售之 AP-grade 碳管粉末做拉曼光譜分析((Raman spectroscopy)，分析結果和廠商 提供之碳規格相符。 實驗中溶液配置的比例為1mg的碳管粉末溶於40ml的二甲基甲醯胺 (Dimethy Formamide, DMF) ，並置入超音波震盪器中震盪24小時。溶劑的 選擇在於兩個重點：一為能有效分散成糾結和成束狀的碳管，另一為使用 後便於去除晶圓上殘留的溶劑，避免其殘留對碳管電性造成影響。而震盪 的功能在於分散碳管，但過久的時間會造成碳管長度上的減少或是結構上 的損傷【38】。 2-1.3 碳管網絡薄膜之形成方法與結果討論 將配置好的碳管溶液，以旋塗(spin coater)方式將碳管塗佈到晶圓表 面。實驗所採的旋塗方法為三段式轉速：第一段400轉5秒，將溶液均勻佈 滿至晶圓表面；第二段2500轉30秒，利用高轉速將大部份的溶劑快速脫離 並留下碳管於晶圓表面；第三段4000轉30秒，去除第二段可能殘留的DMF 分子。塗佈完成後，將晶圓置於攝氏120°C Hot plate上烘烤3分鐘，以去除
制，轉速越高，晶圓上的碳管量越少。 實驗固定的參數為碳管濃度、旋塗參數，嘗試改變的參數有：下閘極 的高度、旋塗次數。如圖2-4(a)可發現下閘極高度為300nm時碳管較不易跨 過源極與汲極，而是容易堆積在邊緣，因此後續的實驗將下閘極的高度定 為50nm，如圖2-4(b)發現較不會對碳管的跨接造成阻礙。實驗中改變旋塗次 數分別為2、10、40次，其中塗佈次數較少所形成的碳管薄膜並不均勻，圖 2-5為塗佈40次分布均勻的碳管網絡薄膜，由此SEM圖可約略換算塗佈40次 的碳管覆蓋率約為1%(碳管直徑1.4nm×碳管總長度=碳管佔據面積)。但同時 觀察不同尺寸的元件可發現對於閘極長度較長的元件，碳管覆蓋率明顯下 降，且碳管長集中在源極與汲極兩端。由SEM圖觀察到對於元件長度為0.4 和1.4μm的元件(如圖2-6(a)、(b))，碳管大至仍均勻分布，但大於4μm以上的 元件碳管多集中在兩端(如圖2-6(c)、(d))，只有部份區域的碳管能成功跨接。 由以上SEM的觀察可推論，碳管於旋塗時留下的機制和下閘極高度有 關，推測碳管溶液流經下閘極區域時，由於處於爬升地形造成碳管和晶圓 的摩擦力增加，因而有較多的碳管在此時留下。雖然相較於完全平坦的元 件佈局，此結構有效於大幅提升碳管的跨接率，但對於不同元件尺寸的碳 管覆蓋並不均勻，此現象在第三章碳管薄膜電晶體量測部分時會做進一步 的相互驗證。 2-1.4 碳管網絡薄膜電晶體之元件製程步驟
本論文使用國家奈米元件實驗室(National Nano Device Laboratories, NDL)及國立交通大學奈米中心(Nano Facility Center, NFC)之製程設備完成
1. 全新六吋 test wafer。
2. 使用 laser marker 對晶圓作刻號，並於 SC-1 槽中做攝氏 75 度、10 分鐘
之刻號震盪，去除刻號所產生的particle。
3. 晶圓經由 STD 清洗後，由垂直爐管連續沉積 150nm 的濕氧氧化層(wet oxide)和 50nm 的 in-situ doped 非晶矽。
4. 使用 AG-610i 快速退火爐做 900 度 20 秒的載子活化。
5. 第一道光罩定義下閘極的圖案，並用 TCP 9400 poly etcher 蝕刻，最後去 除光阻(如圖 2-7(a))。
6. 使用水平爐管沉積閘極介電層氮化矽(Si3N4)約 40nm(如圖 2-7(b))。
7. 第二道光罩定義下閘極點針的接觸窗，並用 ILD 4100 metal etcher 蝕刻， 最後去除光阻。
8. 製作碳管網絡薄膜(如 2-1.2 所述，如圖 2-7(c))。
9. 第三道光罩定義源極和汲極的圖案，使用 Ion Tech Microvac 450CB 濺鍍 50nm 鈀薄膜，撘配掀離法留下需要的金屬電極(如圖 2-7(d))。 2-2 碳管網絡記憶體 2-2.1 碳管網絡記憶體的元件結構與光罩佈局 碳管網絡記憶體所採用之元件結構剖面圖如圖 2-8(a)，碳管網絡置於兩 層閘極介電層的中間。元件中閘極介電層材料的選擇和厚度根據如下：首 先決定此元件的電荷寫入和抹除由下方進入和排除，即來自電晶體通道， 因此下層為穿隧層(tunneling layer)要使用較薄的厚度，過厚會造成寫入和抹 除時所需的電壓過大，但太薄則會使得元件的電荷易流失。實驗中選擇的 穿隧層採用氧化矽，原因為氧化矽是目前所知在矽基板上成長品質最好的 介電層，兩者的界面存在較少的接面載子捕捉密度(interface trap density)，
的材料選擇時要考慮兩方面，一為閘極對通道的控制能力要佳，一為減少 電荷的流失，因此厚度要足夠才能使漏電流在合理的範圍內，而介電常數 則越高越好。但亦要同時考慮到阻擋介電層是直接沉積在碳管網絡之上， 已有許多文獻指出電漿製成對於碳管會造成損傷【39】，因此選用原子層沉 積法(atomic layer deposition)沉積氧化鋁，相較於二氧化鉿，氧化鋁介電常 數較低，但有較高的熱穩定性，不易因為高溫結晶而使得漏電流大幅度提 升。 元件的光罩佈局的部分，除了元件區域(active area)的定義光罩需重新 製作外，其餘和碳管薄膜電晶體採用同一套光罩。元件之俯視圖如圖 2-8(b)，通道長度有 50、30、15、10、8、5、2、1μm 等八種參數，而通道 寬度則有48、8、4μm 等三種參數。 2-2.2 碳管網絡記憶體之碳管薄膜製作方式 奈米碳管規格與溶液配置於2-1.2 節中已敘述，碳管網絡薄膜的製作方 法與實驗上細節參數都同之前所述，其中為了增加碳管在晶圓上表面的濃 度，旋塗次數為十次，如圖2-9，由圖中可觀察到碳管並沒有完全覆蓋元件 通道上方的面積，而大都堆積在具有高地差地形的邊緣。 2-2.3 碳管網絡記憶體之元件製程步驟 1. 全新六吋 P-type wafer。 2. 使用 laser marker 對晶圓作刻號，並於 SC-1 槽中做攝氏 75 度、10 分鐘 之刻號震盪，去除刻號所產生的particle。 3. RCA clean，於水平爐管成長乾氧氧化層 35nm。
6. STD clean，之後於水平爐管成長氮化矽 150nm。
7. 第二道光罩定義元件區域，並使用 TEL5000 蝕刻氮化矽和氧化矽。
8. 晶面做 p-type channel stop 離子佈值 BF2+、2x1013 cm-2、60KeV。
9. STD clean，於水平爐管成長濕氧氧化層 550nm。
10. HF dip 約 5min，之後浸泡在磷酸內約一個小時，由晶背顏色轉變判斷完
全去除氮化矽，再作HF dip 約 6 min，直到晶背完全不沾水判斷氧化矽
亦去除完成。
11. STD clean，於水平爐管成長濕氧氧化層 30nm，並作 HF dip 直到晶背不
沾水判斷氧化矽去除乾淨，到此完成LOCOS (local oxidation of Si)製程
(如圖 2-10(a))。
12. RCA clean，於水平爐管成長乾氧氧化層 20 nm。 13. 第三道光罩定義閘極的圖案。
14. 晶面做 S/D n-type 離子佈值 P+、5x1015 cm-2、30KeV，並去除光阻。
15. STD clean，並於水平爐管做 900 度 30min 的離子活化擴散(如圖 2-10(b))。 16. HF dip 直到晶背不沾水，再作 RCA clean，利用 AG-610i 快速退火爐以
RTO(rapid thermal oxidation)的方式製作穿隧介電層約 5nm，再進水平爐
管做900 度 20min 的修補，並於前兩分鐘通 O2。
17. 製作碳管網絡薄膜。
18. 使用儀器科技研究中心的原子層沉積技術(atomic layer deposition, ALD)
成長氧化鋁 250 cycle，前驅物使用三甲基鋁(TMA)和水，沉積溫度為
160℃(如圖 2-10(c))。 19. BOE 去除晶背氧化層。
20. 水平爐管 700 度 30min 高溫退火。
22. 重複使用第三道光罩定義閘極的圖案並濺鍍鈦 10nm、箔 40nm 兩層金 屬，搭配掀離法製作圖案(如圖 2-10(d))。
23. 重複使用第五道光罩定義接觸窗的圖案，使用熱阻絲蒸鍍系統(thermal evaporation coater)蒸鍍鋁搭配掀離法製作點針的鋁電極。
24. 使用熱阻絲蒸鍍系統(thermal evaporation coater)背鍍鋁 300nm(如圖 2-10(g))。
(a)
S
D
G
W
L
S
D
G
W
L
(b)wafer
Wet oxide
GateS
D
wafer
Wet oxide
GateS
D
L
圖2-1 碳管薄膜電晶體元件示意圖：(a)俯視圖，(b)剖面圖。圖2-2 Carbolex 提供 AP-grade 碳管粉末之 SEM 分析圖。
(a) (b) 圖2-4 下閘極高度對碳管跨接的影響：(a)300nm、(b)50nm。
(a) (b) (c) (d) 圖2-6 碳管塗佈次數 40 次之碳管薄膜於不同元件尺寸的分布情形：(a) L=0.4μm、(b)1.4μm、(c)L=4μm、(d)L=9μm。
(a)
wafer
Wet oxide
G
(b)wafer
Wet oxide
G
(c)wafer
Wet oxide
G
(d)S
D
wafer
Wet oxide
G
圖2-7 碳管網絡薄膜電晶體之製程步驟示意圖。 連續成長濕氧氧化層 150nm 和in-situ doped 非晶矽 900℃、20s 載子活化 蝕刻出下閘極圖案 LPCVD 成長 Si3N4約40 nm 蝕刻下閘極之接觸窗 利用 2-2.2 所述之方法製作碳 管網絡 濺鍍 Pd 並搭配掀離法製作金 屬電極(a) Al Si wafer AlAl AlAl G AlAl AlAl P+ LOCOS Al2O3 N + LOCOS N + Al Si wafer AlAl AlAl AlAl AlAl G G AlAl AlAl AlAl AlAl P+ LOCOS Al2O3 N + N + LOCOS N + N + SiO2 CNT Al Si wafer AlAl AlAl G AlAl AlAl P+ LOCOS Al2O3 N + LOCOS N + Al Si wafer AlAl AlAl AlAl AlAl G G AlAl AlAl AlAl AlAl P+ LOCOS Al2O3 N + N + LOCOS N + N + SiO2 CNT FOX (b)
S
D
G
S
D
G
圖2-8 碳管網絡記憶體之元件示意圖：(a) 剖面圖，(b) 俯視圖。
圖2-9 可觀察到碳管並沒有完全覆蓋元件通道上方的面積，而大都堆積在具
(a)
Si wafer P+
LOC OS
LOCOSFOXFOX
(b) Si wafer P+ LOC OS N + N + LOCOS N + N + FOXFOX (c) Al Si wafer P+ LOC OS Al2O3 N + N + LOCOS N + N + FOXFOX (d) Si wafer G G Al Al Al Al Al Al P+ LOC OS Al2O3 N + N + LOCOS N + N + AlAl Al AlAl Al FOX FOX (e) Al Si wafer Al Al Al Al Al Al Al Al G G AlAl AlAl AlAl AlAl P+ LOC OS Al2O3 N + N + LOCOS N + N + FOX 2-10 碳管網絡記憶體之製程步驟示意圖。 35nm 犧牲氧化層 晶背 p-type 離子佈值 BF2+、 5x1015 cm-2、60KeV LOCOS 製程 20nm 犧牲氧化層 閘極光罩曝光做 S/D n-type 離子 佈值P+、5x1015 cm-2、30KeV 900℃、30min 載子活化 Dip HF 並做 RCA，使用快速退 火爐成長約5nm 氧化層 900℃、20min 對氧化層作修補 塗佈碳管 10 次製作碳管網絡 原子層沉積法成長 Al2O3、溫度 160℃、250cycle 晶背做 BOE dip 蝕刻接觸窗 濺鍍閘極 Ti 10nm/Pt 40nm 並搭配掀離法製作閘極 在接觸窗位置利用熱蒸鍍法鍍鋁 60nm 並搭配掀離法製作電極 背鍍鋁 300nm
第三章
碳管網絡薄膜電晶體
3-1 碳管塗佈次數與元件尺寸之效應 本實驗改變的參數有兩個：塗佈碳管的次數(2 次、10 次、40 次)和元 件尺寸(通道寬度 5μm、20μm、50μm 和通道長度 0.4μm、1.4μm、4μm、9μm、 14μm)，本節主要在討論這兩種實驗參數對元件電性造成之影響。 為了客觀地比較不同條件下元件電性的差異，因此相同條件的元件量 測12 個，在不同實驗參數的數據討論與比較時，我們將量測結果作成統計 分布圖並將分佈範圍較小的條件予以平均後再作進一步的分析。實驗中， 某些條件下量測結果變異很大，甚至會有碳管沒有跨過源極與汲極的情 形，表 3-1 統計各種條件下碳管有跨過的機率，可以發現元件通道寬度越 大、通道長度越短、碳管塗佈次數越多，碳管有跨過的機率會越高。 實驗中量到的電晶體特性有兩種極端的元件類型：一種是導通電流大 但是開關比例小如圖 3-1(a)，另一種是導通電流小但是開關比例大如圖 3-1(b)。元件的特性會同時受到元件長度、寬度與碳管塗佈次數的影響。 3-1.1 碳管塗佈次數對元件特性之影響 圖 3-2 比較相同元件尺寸(L=1.4μm、W=50μm)之下，不同碳管塗佈次 數對元件特性的影響。圖3-2(a)為碳管塗佈次數和導通電流的關係，圖中可 觀察到不論是通道長度0.4μm、寬度 50μm，或是通道長度 1.4μm、寬度 50μm 的元件，隨著塗佈次數增加，導通電流亦增加，並且由統計分佈可觀察到 元件導通電流變異隨塗佈次數增加而越加減小，可推論提升塗佈碳管次數3 個離群值。對於通道長度為 0.4μm、寬度為 50μm 的元件尺寸，塗佈 2 次
的導通電流約在50μA，塗佈 10 次約為 150μA、塗佈 40 次約為 280μA。由
此結果可以發現導通電流並沒有和塗佈碳管次數等比例增加，增加的幅度 隨塗佈次數增加有漸緩的趨勢。此結果搭配由圖2-6 推論碳管塗佈時，容易 留在有高低差的地方亦符合，並且可推測碳管數量會隨碳管塗佈次數的增 加趨向飽和。 圖 3-2(b)為碳管塗佈次數和開關比例的關係，可觀察到隨著碳管塗佈次 數增加，開關比例的值分佈愈集中，同樣可推測出隨著碳管塗佈次數增加， 碳管在晶圓表面有分佈越加均勻的趨勢。 碳管粉末在配置前長度是 3-5μm，但為了使其分散於 DMF 溶劑中，採 取的超音波震盪時間為24 小時，震盪完後再用塗佈的方法將碳管轉移到晶 圓上，此時由 SEM 可觀察到碳管的長度約分布為 1-3μm。將量測機率為 1 的條件去除離群值後，予以平均，得到表3-3。對於元件通道長度為 0.4μm 的元件，由於其長度小於碳管單根的長度，因此不論碳管塗佈次數的多寡， 碳管都可以直接跨接源極與汲極，此時開關比例主要決定於碳管粉末本身 原本的金屬性碳管與半導體性碳管的比例，而和塗佈次數較沒有關係。對 於通道長度為 1.4μm 的元件，由於其長度剛好介於碳管長度分佈的範圍， 因此塗佈次數較少時，開關比例較有機會拉開。當碳管塗佈次數到達10 次 以上，通道長度 0.4μm 和 1.4μm 的元件其開關比例幾乎不隨碳管塗佈次數 改變。 3-1.2 元件尺寸對元件特性之影響 圖 3-3(a)、(b)為塗佈碳管 40 次之元件長度與寬度和導通電流的關係， 可發現隨著元件通道長度增加，導通電流有明顯變小的趨勢，並且隨著元
廣，可推測對於通道長度較大的元件碳管分布相當不均勻，此結果和圖2-6 SEM 所觀察到的現象可以互相印證。 表 3-2(c)比較元件寬度 50μm 與 20μm 導通電流之比例，可以發現和寬 度的比例差距不遠，尤其通道長度越小的元件越接近，亦可以推測碳管的 分布對於通道長度較小的元件比較均勻。至於開關比例小於2.5 的原因可以 解釋為在元件邊緣有部份碳管由旁邊繞過造成額外的導通電流貢獻(如圖 3-5)，但由於此貢獻不隨元件寬度而改變，因此對於元件寬度較小的元件， 此貢獻所佔元件導通電流的比例越大，使得元件寬度50μm 與 20μm 導通電 流之比例略小於2.5。 最後把所有碳管塗佈次數 40 次之元件導通電流和和關閉電流的關係作 成圖3-6(a)，圖中對角線為開關比例為 1 的位置，通道長度較短時，導通電 流較大，但開關比例接近1；隨著通道長度增加，導通電流下降而開關比例 能夠拉開。圖3-6(b)為導通電流和和開關比例的作圖，由圖中可發現對於導 通電流大於10μA (VD=-0.1V)的元件其關閉電流通常亦大，開關比例都小於 10 (此類型元件 ID-VG關係如圖3-1(a))；而開關比例大於 10 的元件，其導通 電流大部份小於 1μA(此類型元件 ID-VG關係如圖 3-1(b))。導通電流隨著通 道長度增加、隨著通道寬度減少而減少；開關比例隨著通道長度增加而增 加，當通道長度較小時，開關比例和通道寬度幾乎是無關的，但當通道長 度增加，開關比例會隨通道減少而增加，此為碳管分佈不均勻所致。 3-2 碳管薄膜電晶體之特性討論 實驗中塗佈多次的碳管薄膜電晶體之電性為大量碳管整體的貢獻，因 此最後的電性實際上综合了許多因素。為了將結果和單根碳管電晶體做比
3-2.1 碳管薄膜電晶體與接近單根碳管電晶體之載子遷移率與電阻係數萃 取與討論 圖 3-7(a)為接近單根碳管電晶體 ID-VG關係圖，寬度用碳管直徑 1.4nm 來計算，由Gm,max可得載子遷移率為 8723 cm 2/Vs。 ,max 9 14 7 6 7 2 1.4 10 7 8.854 10 4.35 10 ( ) ( )(0.1) 0.4 10 43.5 10 8723 / CNT m ox D d g C V L cm Vs μ μ μ − − − − − = × × × × = × × = 圖 3-7(b)為塗佈 40 次的碳管薄膜電晶體 ID-VG 關係圖(元件通道長度 4μm、寬度 50μm)，由 Gm,max換算載子遷移率，並代入光罩設計的元件長度 和寬度，可得到碳管薄膜電晶體載子遷移率約為3.6cm2/Vs。 ,max 14 7 2 7 50 7 8.854 10 6.48 10 ( ) ( )(0.1) 3.6 / 4 43.5 10 m ox D W g C V L cm Vs μ μ − μ − − = × × × = → = × 若考慮由圖2-5 SEM 圖換算之碳管覆蓋率 1 %，可得到實際碳管覆蓋面積 所貢獻的載子遷移率約為360 cm 2/Vs。此值和單晶矽的載子遷移率相當， 優於低溫多晶矽。即使考慮實際應用的元件面積，載子遷移率以未做碳管 覆蓋率換算前的3.6 cm 2/Vs 為準，依然和非晶矽薄膜電晶體或是有機薄膜 電晶體相當，並且還可以透過增進碳管密度(覆蓋率)來增進其特性。圖 3-8 為各式可撓曲電晶體之研究進程【41】，相較之下，碳管具有相當的優勢。 並且2005 年 E. S. Snow 研究團隊更進一步將碳管薄膜電晶體之載子遷移率 提升至150cm 2/Vs【32】。 接下來討論為何在考慮了碳管覆蓋面積後，其載子遷移率仍和單根碳 管有落差的原因。旋塗40 次的碳管薄膜電晶體，因為大量碳管無方向的排 列，碳管之間的接觸點會有能障產生。並且對於通道長度小於4μm 的元件， G
此換算得較小的載子遷移率；而通道長度大於 9μm 的元件雖然可得到較大 的開關比例，但因為採取旋塗方式，造成碳管在長通道元件上分佈極不均 勻而無法用碳管覆蓋率來換算比較。 圖 3-9 為塗佈碳管 40 次之元件通道長度和元件導通時的電阻的關係。 理想情況下，濃度高於交絡限制(percolation limit)時【33】，通道長度和元件 導通的電阻應該呈現直線關係。但實驗所得到的數據並不是如此，主要因 為使用旋塗的方法塗佈碳管，對於通道長度大於 4μm 的元件，碳管無法完 全覆蓋通道區域如圖2-6(c)、(d)，此現象對於通道長度越大的元件其沒有被 碳管覆蓋的面積會越大，因此導通時的電阻隨元件通道長度增加而快速增 加。由圖中最大值與最小值的標註範圍亦可明顯看出當元件通道長度達 9μm 以上，元件間變異相當大。 實驗結果發現若沒有有效的方法分離金屬性與半導體性的碳管，很難 製作出高性能的電晶體(同時具有大電流與高開關比例)。由塗佈碳管 40 次 的元件對其作作片電阻與電阻係數的估算： 0.4 356( ) 44.5( / ) 50 ( / ) 6230( ) 1.4 s s s s L R R R R k W R cm t nm ρ ρ ρ μ = = = Ω → = Ω = = Ω → = Ω⋅ , , 由量測結果得到的片電阻為44.5kΩ/□，此數值和 2004 年 G. Grüner 研究團 隊發表的結果是一致的【33】。若將碳管覆蓋率考慮進去，電阻係數約為 62.3μΩ·cm，推測除了碳管本身的電阻貢獻外，金屬性和半導體性碳管交錯 所形成的許多蕭基接點亦貢獻了部份阻抗，下一小節將證實此一推論。目 前金屬導線的主流材料為銅，其塊材電阻係數~1.7μΩ·cm 相當優異，但當銅
torr)的環境利用熱蒸鍍法鍍銅薄膜於~500nm SiO2的矽基板上，發現銅膜在 厚度41nm 時其電阻係數約為 2.67μΩ·cm，但隨著厚度微縮至 11.5nm，電阻 係數增至 32.34μΩ·cm，並且當厚度降至 10nm 以下時，因銅膜成長初期形 成不連續的島狀(islands)分佈，而使得電阻係數會飆升至無窮大【43】。儘 管考慮碳管覆蓋率後的電阻係數和銅的塊材電阻係數(~1.7μΩ·cm)相比仍大 了許多，但銅導線隨著厚度微縮下會遇到上述問題難以解決，因此碳管薄 膜在小尺寸下依然有取代金屬導線的潛力。 3-2.2 碳管薄膜電晶體與接近單根碳管電晶體之導通機制探討 圖 3-10(a)為近似單根碳管電晶體的 ID-VD關係圖。碳管裸露在空氣中 時一般認為屬於p-type 半導體，因此當 VG偏壓在-10V 時為導通狀態，ID-VD 呈現線性關係，可驗證鈀和碳管的接觸接近歐姆接觸。此時的斜率換算元 件總電阻約為138kΩ，仍比單根單壁奈米碳管的理論電阻 6.5kΩ 大了許多， 推測可能是碳管本身阻抗、載子散射效應、碳管缺陷、氣體吸附以及鈀不 完整包覆碳管所造成的電阻。當 VG偏壓在+20V 時，碳管為關閉狀態，由 圖中可發現碳管關閉狀態時的 ID-VD關係可分為兩段式的轉變：一開始 VD 由 0 開始往負減少，隨著 VD增加，ID呈現指數增加如圖 3-10(b)；當|VD|足 夠大時(~ -1.8V)，ID與 VD呈現線性關係，此時的斜率換算電阻約為122kΩ， 和Vg= -10V 時的電洞導通電阻相去不遠。推測雖然+Vg 可以將降低半導體 性碳管價帶電位，使源極電洞遭遇能量障礙而無法傳導，但是因為閘極介 電層厚度較厚，若VD夠高，通道碳管價帶電位會被汲極電壓提高，源極電
洞依然可以傳導，如圖3-11 所示，和汲極導致能障降低(Drain Induced Barrier
Lowering, DIBL)相同。此時，總阻抗依然是由碳管本身阻抗等效應主導， 因此和-Vg 測量到的總阻抗相近。
關閉電流隨溫度增加而快速增加，而電洞導通電流之變化幅度不大，因此 另作圖3-12(b)來比較。(註：量測碳管電晶體時，常會遇到元件多次量測後 元件電流有變小的現象，因此變溫量測時都標註初始的特性圖) 圖 3-12(b) 可發現當元件由室溫升至150℃時，電流有明顯下降的情形，隨著溫度減少 到 25℃，電流有隨溫度減少而增加的趨勢。電流隨溫度的改變可分成兩部 份討論：若鈀和碳管之間形成蕭基位障，則隨溫度增加電流會有增加的趨 勢，且電流和溫度之間的關係為指數關係因此變化會很劇烈；另一部分為 載子散射效應造成電流隨溫度增加而下降。由量測的結果發現電流隨溫度 降低有增加的趨勢，因此變溫量測可再一次驗證鈀和碳管的接觸確實接近 歐姆接觸，導通電流傳導機制由通道的載子散射主導。 圖 3-13 為碳管網絡電晶體之變溫 ID-VG 關係圖，當元件由室溫升至 125℃時，電流有明顯增加的情形，隨著溫度減少到 25℃，電流有隨溫度減 少而減少的趨勢，此趨勢剛好和近似單根碳管電晶體的電性相反。推測雖 然鈀和碳管的接觸近似歐姆接觸，但碳管網絡為多根碳管互相錯雜而成， 金屬性碳管和半導體性碳管間的接觸點形成蕭基位障(Schottky barrier height)，隨著溫度增加，有越多的載子有足夠能量可跨過此位障，此效應遠 大於溫度增加而造成散射效應增加的影響，因此整體導通電流會隨著溫度 增加而增加。此量測說明實驗中製作的碳管薄膜電晶體的導通機制主要是 金屬性碳管與半導體性碳管間的蕭基位障主導。 3-3 利用電流應力對開關比例之影響 3-1 節的實驗結果可發現雖然藉由增加碳管的數量可使得導通電流大幅 度的增加，但開關比例無法提升(<4μm)卻是一大問題，因此本節中希望藉
的崩潰情形。 首先討論碳管塗佈次數對於利用電流崩潰碳管的影響：圖 3-14(a)為碳 管旋塗40 次，通道長度 1.4μm、寬度 50μm 的元件其 ID-VD關係圖。隨著|Vd| 增加發現碳管有燒斷的情形造成電流降低。圖 3-14(b)為電性崩潰法前後之 ID-VG 關係圖，由結果可發現經由電性崩潰法後，開關比例沒有顯著的增 加，導通電流幾乎是隨著關閉電流等幅度的減少。圖 3-15(a)為碳管旋塗 2 次，通道長度1.4μm、寬度 50μm 的元件其 ID-VD關係圖。圖3-15(b)為電性 崩潰法後之ID-VG關係圖，圖中可發現開關比例明顯的提升，但崩潰之後的 電性無法準確控制。以上兩者的製程條件差別在碳管旋塗次數，當碳管旋 塗次數較少時，較有機會藉由電性崩潰法增加開關比例。 圖 3-16 為碳管旋塗 40 次，通道長度 0.4μm 的元件其 ID-VD關係圖，(a) 圖的元件寬度為50μm、(b)圖的元件寬度為 5μm。比較兩者可發現寬度較少 的元件，較有機會藉由電性崩潰法增加開關比例。 不論是固定元件尺寸、改變碳管塗佈次數或是固定碳管塗佈次數、改 變通道寬度，都會發現元件在碳管數量較少時，較容易用電性崩潰法達到 增加開關比例的目的。圖3-17 為金屬性碳管網絡的分布的示意圖，當某些 點經由電性崩潰的方法燒斷時，很有可能會形成一條遠大於原本元件通道 長度的漏電路徑，使得汲極得加更大電壓才能燒斷該路徑。而半導體性的 碳管在汲極電壓大到一定程度時，將無法有效關閉如圖3-10(a)。因此當碳 管的數量越多，崩潰後得到的金屬漏電路徑越有可能會有上述情形發生， 因此會得到導通電流和關閉電流在進行電性崩潰後一起等比例下降的結 果。由此可知，利用電流應力去除金屬性碳管的作法，不適用於由多根互 相交錯的碳管組成之薄膜電晶體。
