晶片中心
1. 無線多媒體系統晶片關鍵技術發展四年計畫(1/4)
重要研發成果
DVB-H RF Tuner IC
頂尖低功耗、低電壓 DVB-H RF Tuner IC，採用 1.2V TSMC 0.13um CMOS 製程，系統量測之 Power consumption (continuous mode)僅為 114 mW、Area 也僅為 7.2 mm2，易於轉移到 90nm、65nm、45nm CMOS 製程，方便多媒體系統產品開發。
完成系統整體接收器展示(DVB-H Tuner + Digital Demodulator)，成功 接收 DVB-T 數位電視訊號。
以架構及電路之設計技巧突破低電壓低電流及高線性度的要求，已 先提 provisional 專利申請案共 6 件。
Mobile WiMAX RF Mixed Mode
▲ RF Transceiver IC ▲ Analog Baseband IC
完成 WiMAX RF Transceiver IC，採用 0.13um CMOS 製程，操作頻率 範圍為 2.5 - 2.7 GHz，支援 5、10、和 20 MHz 信號頻寬，最大功耗
在 300mW 以內，與國際大廠功率相當，可成為國內 WiMAX CPE 應用之 Solution。
領先國內完成 90nm, 1.2V 符合 Mobile WiMAX 規格之 ADC/DAC IP，
且相對於目前國外廠商擁有較低功耗。
‧ Pipelined ADC with 10-bit 100 MS/s, I/Q channels, BW = 20 MHz, 消耗功率小於 50Mw。
‧ Current-steering DAC with 10-bit 100 MS/s, I/Q channels, BW = 20 MHz.消耗功率小於 20Mw。
‧ 9-bit 1 MS/s SAR ADC for RSSI.，消耗功率小於 1 Mw。
PAC PMP SoC with DVFS Methodology 技術
MPU
AMBA
DSP
1. H.264 Decoding Flow Control
2. DVFS Control H.264 Decode
DVFS
Cont roller SRAM SDRAM LCD
Contr oller
PAC PMP SoC
PMIC Voltage for DSP
00:04:40.9 00:04:58.6 00:05:16.9 00:05:35.2 00:05:52.8 00:06:10.9 00:06:29.1 00:06:47.8 00:07:05.6 00:07:23.5 00:07:41.6 00:07:59.7 00:08:18.0 00:08:39.3 00:08:58.1 00:09:17.7 00:09:34.9
power
With DVFS Without DVFS
國內領先使用具 DVFS(Dynamic Voltage Frequency Scaling)功能之 PMP SoC 執行 H.264 解壓縮器，可提供數種功率模式供軟體動態調 整，改善晶片能量消耗達 50%。有助於降低系統功率消耗，延長行 動可攜設備可使用時間。
新型態多媒體功能和隨處可接的 Smart Phone 設計複雜度以及節能 設計是一項巨大挑戰。本計畫成功完成此技術，可運用於 Handheld 裝置、Portable Media Player 與智慧型手機等多媒體展現上。
DSP Processor 技術
DMA QoS, Stream Management
Communications 802.11x RF/BB/MAC WiMAX RF/BB/MAC
Multimedia
Voice, Audio, Video (MPEG, H.264/SVC) 2D/3D Graphics Recognition/Mining/Synthesis (RMS)
完成強化版 PACplus!之研發，將已商業化之 PACDSPv3.0 的效能提 升 30~40％，其指令集架構(ISA)仍保持與先前版本完全相容，而主 要改良的部份為系統介面，包括快取(Cache)控制器及直接記憶體存 取 (DMA) 控 制 器 。 另 外 ， 更 提 供 新 一 代 晶 片 匯 流 排 溝 通 界 面 (AMBA3.0, AXI)選擇，可大幅提升資料傳輸效率。
PACplus!主要的特徵為：最佳化的快取控制器可以減少 30%的處理 器停頓時間；以及最佳化的直接記憶體存取控制器，可以縮短 90%
的設定時間；其他 PACplus!之特徵為：
• on-demand cache fetch
• programmable cache prefetch upto 4 lines
• Infinite virtual channels for DMA
• Non-aligned access
內埋 L & C 元件結構應力與電性補償設計
已成功研究出如何建立在 Ansoft 軟體裡可分析的彎曲模型，依照不 同曲率及彎曲方向共建構了 12 個電感及電容的分析模型，由不同 彎曲曲率的結構其電性分析比較結果可明顯看出當結構彎曲時確 實是會影響元件電性效能。
成功開發出變形結構與電性耦合分析技術，並建立一套建立模型的 標準流程，同時也建立了彎曲範圍在±20%的電性資料庫，後續可針 對不同的元件需求進行預先的評估進而提供改善設計的方向，此技 術可應用在探討基板受熱產生形變時對電容和電感特性的影響。此 外，許多製作在基板上的小型元件如天線、濾波器…等也都可利用 此技術來分析元件變形後的特性，對於未來的要求高性能與高效率 的寬頻通訊技術發展將有很大的助益。
完成建立一人機介面的資料庫且此資料庫是允許擴充的，此資料庫 所提供的功能將使設計端使用者透過此介面輕易的了解改變設計
的結果且可預先知道補償設計的範圍在哪裡，對於此技術的應用可 更加拓展。
其他重要具體成果說明
96.01.26 假工研院中興院區 51 館 604 會議室舉行「MTube 產品雛型功 能與技術發表會」。以高效能可程式化 DSP 為核心所開發的平台雛型、
揭露相關重要技術，以展現 MTube 所具備的創新功能；並 Demo Low Power H.264 BP VGA Decoder、AV Sync Media Player(QVGA 30 fps)、
Video/Audio Streaming 等多媒體效能，獲得與會人士的高度肯定與熱烈 回響。
96.05.14~96.05.15 假台北國際會議中心舉辦之「2007 Taipei Summit：
Asia-Pacific WiMAX Conference & Exhibition」2007 亞太地區產業高峰論 壇-WiMAX 產業趨勢與服務商機論壇暨展覽會首度展出與 Alvarion 合 作共同開發完成之 WiMAX/Wi-Fi Handover 前瞻技術研發成果，提供更 便捷之個人無線寬頻服務。受到參觀者高度肯定與注意，尤其是國內 台哥大、遠傳及韓國 KT 等 operators 特別感到興趣，而 Alvarion 對本技 術的展示效果更是讚譽有加，更加深雙方合作關係。
2. 通訊與光電環境建構計畫－晶片設計與驗證環境實驗室建構分項/高階電路設計技術 分項
Low Power Design Flow：使用 nanoCPU 電路設計不同 power gating APR 架構 (ring 與 column 型態)，並進入 voltage storm 進行 Dynamic IR-drop 分析，將 藉由分析結果進行 power gating cell 數量及 sizing 最佳化，同時致力於降低 Power gating 之 rush current 及縮短 wake up 的時間。本技術可提供完整的實 做平台，提供客戶先進製程設計服務技術，以加速 IC 實現之開發速度與 正確性。可應用於高待機時間與低耗電之可攜式電子產品，提昇 IC 廠商 在省電特性之競爭力，並提供 design houses/service 建立流程。
Power Modeling and Power Estimation Methodology at ESL：以 Neural network 取代 look-up table 建立 Power model，完成建立高階 Power Modeling 技術及 Characterization 流程。Neural Network power model dumper 介面模式修改，適 用 於 Nanosim 、 PrimePower 兩 種 模 式 ， 並 建 立 ESL power estimation methodology，使設計者在設計階段前期即可預估整個系統的功率消耗，提 早更改設計架構，以符合功率消耗規格，產出低功率之產品。
全晶片 ESD 防護技術：WiMAX 射頻前端電路對於 ESD 元件的低負載要求 嚴刻，然而目前技術無法單方面降低 ESD 元件負載至可接受範圍，本技術 完成 ESD design for LNA and PA 電路設計、改良 LNA 之匹配網路，並於 PA 之最後二放大級做級間匹配，以改善搭載 ESD 防護電路時的 RF 效能，預 期阻抗匹配之反射損失小於-10dB， ESD 耐受度 2kV HBM，以滿足 ESD 測試標準。
完成內建式鎖相迴路自我測試電路技術，並建立內建抖動測試技術之待測 電路系統模型(system model)，此電路可大幅降低外界測試機台之成本並具 有測試高精準度，並已應用於清華大學前瞻無線測試平台與技術計畫。並 將申請專利「應用於內建測試之具有寬頻操作與高解析度的抖動測試技 術」。
高頻/類比電路設計技術: 發展關鍵電路類比數位轉換器的功率最佳化架
構的行為分析模組，能夠在電路設計之前快速掌握類比數位轉換器架構最 佳化的分析探討。建立類比數位轉換器電路之設計流程， 縮短設計時程，
本計畫所發展出的技術以充分運用到關鍵技術 MIMO Mobile WiMAX 10 bits 100MHz ADC 架構的評估及電路設計。
低功耗電路設計技術：目前國內業界在低功耗電路設計的領域，尚在剛起 步階段，在技術難度更高的超低電壓電路設計（Ultra Low Voltage Desgin）
更只在萌芽。本計畫已完成 0.5V PLL 設計、佈局與驗証，此設計使用 Bulk 電壓調整 VCO 輸出頻率，並結合 switch control circuit 調整 VCO 輸出範圍，
以克服 PVT 偏移之影響，使得 PLL 在 0.5V 時輸出頻率可達 500MHz。
中科院
以安捷倫 ADS 完成 MB-OFDM UWB PHY V1.2 射頻與基頻整合系統模擬，
200Mbps data rate 的情況下，Minimum receiver sensitivities 比規範要求的還低了 6 dBm。
以 ASIC 的設計考量(功耗、gate count、die size 等)，採 2 路平行架構降低工作時 脈，完成 MB-OFDM UWB PHY V1.2 ASIC-Oriented FPGA VHDL 碼設計，並與 MAC 系統軟體整合於 FPGA 與射頻雛型(Prototype)整合平台，完成無線影像傳 輸驗證，在 5 公尺的距離 PHY 傳輸速率可達 60Mbps，FTP Throughput 可達 16Mbps。該項技術除可作為國內半導體公司開發 UWB 基頻晶片之基礎，亦可 作為驗證 UWB 射頻晶片之依據。本技術可大幅降低國內業界開發 UWB 晶片所 需嘗試錯誤之次數，以及時程延誤之風險，獲得降低開發成本、縮短上市時間 的效益。
根據 MB-OFDM UWB PHY RF & Baseband Co-simulation 設計，完成 UWB 射頻晶 片規格草案 V 1.0 制定，交由 TSMC 進行 UWB RF IC 設計開發。根據與 TSMC 簽署之合作協議書，將共同開發 90nm CMOS RF 與基頻晶片，完成無線傳輸驗 證與展示，並授權國內外晶片設計業者進軍 UWB 晶片與應用晶片系統市場。
以 TSMC 90nm CMOS 製程完成 MB-OFDM UWB PHY V1.2 基頻晶片 netlist 開 發，Total gate count: 170 萬 gates，合成後 TX 端最高可執行頻率: 581MHz，RX 端最高可執行頻率: 409MHz。
資通所
結合資策會、交大及清大研發能量，共同於清大圖書館完成無線感測器網路建 置，並具備室內環境監測、人員定位追蹤及線上更新無線節點等功能。本測試 應用平台系統將可提供產學研進行各類創新技術及應用服務等測試驗證。
完成研發 Multiple Power Domain 架構，具備 Full Run / Slow Run / Clock Gated / PLL Power Down / Deep Sleep 等工作模式。
完成 Parallel Arithmetic Block 架構及開發環境，支援 Parallel Arithmetic Block 程 式開發所需之 GNU 組合語言及與 C 程式整合之開發流程。
應用 Parallel Arithmetic Block 可於 48MHz 執行壓縮影像，依據無線網路效能狀 態，藉由智慧型控制 Frame I / Frame P 張數，即時運算處理壓縮比達 126 倍。
完成接 IEEE 802.15.4 RF 介面，達到 100Kbps 傳輸速率。
學界
1. 前瞻高效能低耗能之雙處理器系統技術研發
建立數位處理器編譯器工具技術。在非傳統的叢集式數位訊號處理器架構下，
指令的排程方式與暫存器的配置方式將大幅影響編譯器所能編譯出程式的品 質。本計畫發展不同於傳統的指令排程方式與暫存器分配方式，提高傳統排程 與分配方式於此一架構下無法達成之運算速度，提升國內在超長指令集數位訊 號處理器編譯器技術上競爭力。
建立低功率數位電路技術。為了達到運用相同電力而延長手持式裝置使用時間 的目的，數位訊號處理器設計者必須竭盡所能在硬體與軟體上節省所耗費的能 量。本計畫發展多種不同耗能狀態的電子元件，搭配指令集的設計與編譯器的 分析，以改變數位訊號處理器的運作狀態來節省不必要的能源消耗。目前本技 術已成功發展並應用於所發展之超長指令集數位訊號處理器編譯器上。
建立低功率數位電路技術。為了達到運用相同電力而延長手持式裝置使用時間 的目的，數位訊號處理器設計者必須竭盡所能在硬體與軟體上節省所耗費的能 量。本計畫發展多種不同耗能狀態的電子元件，搭配指令集的設計與編譯器的 分析，以改變數位訊號處理器的運作狀態來節省不必要的能源消耗。目前本技 術已成功發展並應用於所發展之超長指令集數位訊號處理器編譯器上。