第二章 低功率低顫動雜訊接收器
2.3 低顫動雜訊混頻器
2.3.2 分析 CMOS 0.18μm 中寄生 NPN 元件特性
在顫動雜訊的解決方式上由於主要LO端貢獻的直接開關雜訊為
, 4 n
o n
i I V
S T
，所以我們盡量減少流經開關端的電流，或是為了減少 間接開關雜訊而將電晶體放大。對於減少流經開關端的電流而言，被 動混頻器跟電流注入的架構皆以類似的概念來進行。被動混頻器雖然 功耗小，開關級不會流過電流，但是由於沒有增益無法壓掉後面級貢 獻的雜訊，本身的熱雜訊也比主動混頻器大，並且同時需要比較大的 LO power。而電流注入分成兩種方式：靜態與動態；靜態方面由於在 RF端裝上電流注入裝置，使該點的寄生電容變大，對於混頻器的頻 寬造成影響，而且這個裝置會使線性度變差，且白雜訊會上升。動態 電流注入裝置則是只在zero-crossing點的時刻做電流注入的動作，其 他的時候則是維持關掉的狀態，從以上架構來看，不管怎樣都是使電 路變得更加複雜，並且分別各有一些Trade off，於是我們決定在CMOS 當中尋找不會貢獻顫動雜訊的元件，做為最基本的改善方式，也就是 CMOS 0.18μm當中的寄生垂直NPN。如圖(2.4) [3]；
N+ N+ P+ N+ N+
C E B E C
N-Well P-Well N-Well
Deep N-Well
P-Substrate
圖(2.4) CMOS 0.18
μ m 當中的寄生垂直 NPN 剖面圖
但也同時因為是寄生的元件關係，所以特性並不如矽鍺製程中的 BJT 來的好，首先本身電晶體的寄生電容就會比較大，操作的速度也 會比較慢，並且β值也會來的差一點，但是對我們最大的幫助就是 Device 本身不會提供 Flick Noise。從量測中可以明顯的看到。Flick Noise 約在200~300Hz 左右。圖(2.5) NPN
和 PMOS 不同 SIZE 的顫動雜訊分析
在 npn 和一般 mos 的 Device 比較上，我們先看到 mos 會產生顫10 100 1k 10k 100k
10-17 10-16 10-15 10-14 10-13
NPN2
PMOS(W/L=50m/0.5m) PMOS(W/L=100m/1m) PMOS(W/L=200m/2m)
Frequency (Hz) S vd (V2 /Hz)
13
動雜訊的原因來自於閘極氧化層和矽基板的界面之中產生不連接的 鍵結。當通道開通電荷載子在界面移動時，某些載子就被隨機的捕捉 以此能階態釋放，使得汲極電流產生顫動雜訊。這一雜訊並非穩定且 會隨著製程而改變，而且是呈現很低頻的一種雜訊，所以如果在我們 的 zero IF 的架構上會有很大的影響。
圖(2.6) MOS
產生顫動雜訊的原因
而一般來說 PMOS 的顫動雜訊又會比 NMOS 更小一點，主要因 為 PMOS 在通道中主要攜帶的是電洞，重量比電子重很多，也因此 比較不容易被抓走。而由圖 我們可以看到在 PMOS 跟 NPN 的顫 動雜訊比較下明顯 NPN 的低很多，更何況跟 NMOS 比起來，NPN 在 顫動雜訊上的消除一定會有明顯的改善。
同時因為 CMOS 0.18μm 對於 npn 的 model 並沒有非常完整。為 了模擬的準確度，其他特性我們也分別做了量測，以建立較完整的 NPN model。以下分別表現 npn2 的 IV Curve、β值，電流密度對 ft，
P+
N+ N+
S
G
D
L
還有經過 得到的F 對電流倒數的
1E-12 1E-11 1E-10 1E-9 1E-8 1E-7 1E-6 1E-5 1E-4 1E-3 0.01 0
15
而上面的數據可以得到在我們設計 mixer 一邊流經0.2mA 電流時，
我們設計電晶體 size 為2X2，可看到 ft 在我們設計的電流密度下大概 為1.6GHz 而已，電流倒數為5，所以對應F應該為100ps 但是利用 fit 之後，我們調整到150ps 會比較接近我們量測到的結果，可知道這樣 的推測並不是非常準確，但是以我們 fit 之後的結果，量測跟模擬就 相對的貼近許多。