實作五，5.8GHz BJT Sub-harmonic Receiver with 8-phase

8-phase polyphase (CMOS 0.18um)

2.8.1 研究動機

77

2.8.3 晶片量測結果

圖(2.90)

轉換增益對本地震盪訊號功率。

圖(2.91)

轉換增益對 RF 頻率。

-5 0 5 10 15 20 25

20 25 30 35 40 45 50 55 60

Measurement Post-Sim

Conversion Gain (dB)

LO power (dBm)

LO=5.8 GHz IF=100 kHz

5.0 5.5 6.0 6.5

40 45 50 55

I-Channel Q-Channel I-Post-Sim Q-Post-Sim IF=100 kHz

Conversion Gain (dB)

RF Frequency (GHz)

圖(2.92)

轉換增益對 IF 頻率。

0 1 2 3 4 5 6 7 8 9 10

-30 -25 -20 -15 -10 -5 0

Vg=0.55V (ILNA=1.7mA) Vg=0.565V(ILNA=2mA) Vg=0.585V(ILNA=2.5mA)

Vg=0.6V(ILNA=2.9mA)

Input Return Loss (dB)

RF Frequency (GHz) 圖(2.93)

輸入返回損耗

1 10 100

0 5 10 15 20 25

Conversion Gain (dB)

IF Frequency (MHz)

Vctrl=1.8V Vctrl=0.63V

Vctrl=0.56V Post-sim with 50 Load

79

益分別為 (A)50dB(B)40dB(C)30dB(D)IP1dB 、 IIP2 、 IIP3 對調整 LNA

電壓改變的增益值。

圖(2.96)

轉換增益對 VGA 調變增益的電壓。 益分別為 (A)50dB(B)40dB(C)30dB(D)IP1dB 、 IIP2 、 IIP3 對調整 VGA

電壓改變的增益值。

81

圖(2.98)

雜訊指數對增益調變。

1M 10M 100M

0 5 10 15 20 25

Noise Figure (dB)

IF Frequency (Hz)

LO Power=15dB LO Power=11dB LO Power=19dB Post-Sim

圖(2.99)

雜訊指數對 LO 功率。

1M 10M 100M

0 5 10 15 20 25

Noise Figure (dB)

IF Frequency (Hz)

The Highest Gain LNA Reduced 5 dB

LNA Reduced 10 dB VGA Reduced 10 dB Post-Sim

2.4 2.5 2.6 2.7 2.8 2.9 3.0 3.1 3.2

83

2.4 2.5 2.6 2.7 2.8 2.9 3.0 3.1 3.2

-120 -110 -100 -90 -80 -70 -60 -50 -40 -30

LO-RF 2LO-RF

Equivalent Output DC Offset (dB)

LO Frequency (GHz)

圖(2.102)

本地震盪訊號所造成的輸出 DC 位移。

圖(2.103) I

、 Q 通道輸出波形

圖(2.104)

增益差和相位差。

圖(2.105) Die Photo

5.0 5.5 6.0 6.5

-3 -2 -1 0 1 2 3

CG Diff

IF=100 kHz

Conversion Gain Difference(dB)

RF Frequency (GHz)

-3 -2 -1 0 1 2 3

Phase Diff

Phase Difference(o )

85

2.8.4 結果與討論

本電路採用 CMOS 製程，晶片照片如圖(2.105)所示：RF、IF、

LO 埠皆採用 GSGSG pad，RF 其中一 signal pad 當作 DC 使用，其餘 DC 利用 8-pin 的 DC 排針，和使用一跟單點 DC 針，此晶片面積為 1.19x1.09mm²。跟第一個實作的架設基本上是一模一樣。

圖(2.90)表示當 RF 為 5.8GHz 時，LO 的注入功率大致上為 15dBm，

所得到的增益為 50dB。

整體電路的線性度特性表現在圖(2.95)，當 RF 打入單調(one-tone) 功率，在 5.8GHz 的頻帶測得 IP1dB為-50dBm 左右，而在經過 LNA 的 增益調變之後，當 LNA 降低 10dB 時，量得 IP_1dB為-40dBm，但是再 降 10dB(即總輸出的增益從 50dB 掉到 30dB 時)，此時的 IP_1dB便不再 變好了；而在經過 VGA 的增益調變之後，當 VGA 降低 5dB 時，量 得 IP_1dB為-48dBm 左右，並沒有明顯的變好，但是降 10dB(即總輸出 的增益從 50dB 掉到 40dB 時)，線性度明顯增加 10dBm 左右。

圖(2.98)顯示了整個接收機的雜訊指數，頻帶降至 100KHz 時量 得約為 6dB，在模擬的時候大約在 3.5dB 左右，實測高蠻多的，原因 是因為低雜訊放大器有一級的頻寬變異，導致增益沒有達到當初的模 擬值，故沒有辦法完全地抑制住後級的雜訊。

在基本的架構跟操作上與第一個實作幾乎是一樣的，所以照道理 產生的效果應該也是一樣的。在以上量測結果當中，頻寬、增益、和 雜訊幾乎是一模一樣的。主要改變的架構是產生八個相位角的部分，

於是在此我們在相位的部分多加討論。

輸出波形部分，從圖(2.103)可以看到 I 通道以及 Q 通道的相位在 5.8GHz 相差約 90 度，且振幅大小相差 0.2 左右 dB，二輸出正交訊號 足夠交由數位訊號處理。由此可以看出在這種八個相位的多重相位產 生器，其實產生 90 度和振幅平衡的頻寬是不寬的，成為一個斜率的 方式，只能說將我們要的 5.8GHz 設計在剛好斜率與相位差 0 和振幅 差為 0 的軸上。但是其他頻率上可能就無法剛好到達。

在 DC 平移的計算上，因為我們 PAD 的設計考量，無法將 differential 分別正負都拉出來，所以只能利用計算的方式，先看 LO 和 2LO 漏到 RF 的功率，然後再將這些值當作 RF 與 LO 混頻去看到 達輸出 IF 端的值為多少，詳細計算如下。

offset due to LO-RF leakage:

Leak(LO-RF) CG =-70 dBm=0.072 mV offset due to 2LO-RF leakage:

Leak(2LO-RF) CG =-40 dBm=2.2 mV

LO

LO

DC

DC

2





跟第一顆造成的影響是一樣的。

87

表2.6 Summary

Spec. Post Simulation Measurement Supply Voltage (V) 1.8 1.8 1.8 Conversion Gain (dB) 50 58.56 50

RF Bandwidth(GHz) -- 5.6~6.2 5.2~6.2 IF Bandwidth (MHz) 25 35 45

Noise Figure (dB) 3@100k Hz 3.5 @ 100 kHz 3.5 (noise floor)

8 @ 100 kHz 6 (noise floor) OP_1dB (dBm) -- 3.3 3

IIP₃(dBm) -25 -- -34

(-25@Gain=40dB) IIP₂(dBm) -- -- -8

(8@Gain=40dB) LO/2LO-to-RF Isolation (dB) -- >75/>110 >80/>100

LO/2LO-to-IF Isolation (dB) -- >60/>100 >60/>90 Input Return Loss (dB) >10 >10 (5~6GHz) --

DC offset(mV) ±20 -- 2.2(∵2LO-RF )/

0.072(∵ LO-RF ) Current Consumption (mA) 3 5 5.5

I/Q Imbalance 0.2 dB/0.5 0.7 dB/1.4 0.17 dB/0.03

Process 0.18 μm CMOS Chip Size

1.19x1.09 mm²

第三章

60GHz 升頻器之架構

89

3.1 前言

近幾年來無線通訊發展迅速，為了追求高質量的傳輸需要愈來 愈大的頻寬，幾百 MHz 的頻寬已不敷使用，為了能有更大的頻寬傳 輸機勢必要將操作頻率往上提升到毫米波頻段，而60GHz 正是目前最 為火熱的頻段，這個頻段有數 GHz 的頻寬足夠拿來作為高速資料的 傳輸，並且60GHz 頻段的訊號在大氣中的傳送衰減很大，訊號相互干 擾的程度較小，適合拿來作室內短距離的傳輸。而因為波長與頻率成 反比，頻率的提高有助於將傳統微波的被動元件微小化到可實現在晶 片中。0.18um CMOS 為目前最主流的製程之ㄧ，因其技術已發展成 熟製作成本相較低廉，且目前數位電路都是以0.18um CMOS 為主，

若能將射頻電路部份以0.18um CMOS 製程來實現的話，就可將數位 電路整合進來成單一晶片系統，如此不但可以降低生產成本，更可以 讓系統整合的複雜度降低。一般來說傳統的通訊架構可分成接收機與 傳輸機兩部分來討論，它們各自有其設計的困難點，底下將針對傳輸 機之架構作簡介，也針對其架構底下會用到的元件作介紹。

3.2 基本二極體原理

3.2.1 蕭特基二極體

蕭特基二極體是利用金屬與半導體接面產生的物理現象來達到，

這裡使用的半導體可以是 N 型或者是 P 型。金屬與半導體的接觸會 因為半導體濃度的高低產生出蕭特基接觸或者歐姆接觸，當高度摻雜 的時候，會造成階面是歐姆接觸，而輕摻雜的時候則會產生蕭特基接 觸; 只有後者可以產生整流的特性。

當半導體與金屬接觸時，經由能帶的變化可以看到能帶障礙 (Barrier)降低，可以有更多的電子由 N 型半導體流進金屬上。與 PN 接面半導體不同的是電子流動機制不一樣，PN 接面半導體是靠少數 載子的擴散，所以在逆向偏壓的時候會有儲存電荷需要被釋放掉，造 成切換時間變長，而蕭特基二極體是利用多數載子的移動，就算在逆 向偏壓的時候也不需要釋放儲存電荷，所以切換速度較快。但是蕭特 基二極體的製作需要較低摻雜的半導體，如果是過重摻雜會變成歐姆 接觸，造成 IV 曲線圖是線性的關係，而且沒有空乏區的產生，此時 不需要額外偏壓，電子就很容易流進金屬，所以沒有整流的功能，歐 姆接觸通常是運用在半導體要接出來與外部電路相連接時使用[1]。

qΦm

qΦs qχ

EFm

Ec qΦm >> qΦs N-type

qΦB=q(Φm-χ)

q(Φm-Φs)=qV0

W EFs

Ev EFm

Ec EFs

Ev

圖(3.1)

能帶變化

91

3.2.2 蕭特基二極體在標準矽製程(TSMC)之實現 早期設計微波或毫米波的混頻器是利用蕭特基(schottky)二極體 來實現。這是因為蕭特基(schottky)二極體是藉由主要載子的傳輸，因 而具有快速切換的能力，而且具有較小的開啟電壓(turn-on or Bulit-in voltage)，所以很適合拿來當作混頻器使用。最早蕭特基二極體是實 現在 GaAs 的基材上，不過在近期的研究上，已有人做在 Silicon 的基 材上，更適合與後面的數位電路結合作 SoC。

在矽製程上實現蕭特基二極體，在文獻上很早就有，但是在標 準的 Foundry 實現是最近才有的。在 2005 的時候，K.K.O 利用 UMC 製程在矽製程上實現蕭特基二極體。其剖面圖如圖(3.2)所示[2]。

圖(3.2)

K.K.O 利用 UMC 製程在矽製程上實現的蕭特基二極 體 .

而我們的研究是在 TSMC 製程上實現蕭特基二極體，如圖(3.3)

N+ STI STI

N-Well (~10¹⁷/cm³)

Lower Doping Density (~10¹⁶/cm³)

ILD ILD

Cathode

(Ohmic Contact)

STI ILD

P-Substrate

Mask for Low-VT MOS Device (Schottky Contact)

M2 M1 CoSi2-Si

Anode

(Schottky Contact)

CoSi2-Si

M2

圖(3.3)

本計劃實現低掺雜濃度的蕭特基二極體於標準 TSMC 0.18 um CMOS 製程 .

P SUBSTRATE Deep N-Well M1

N+

+

_

圖(3.4)

在 TSMC 製程上實現蕭特基二極體

以上是眾所皆知的蕭基特二極體的實現方法;然而，TSMC 0.18 um CMOS 製成所預設 N-well 佈局光罩的濃度和 Nominal MOS 元件 (VT~0.5 V)的 N-well 一樣。此摻雜濃度會因不同 CMOS 通道長度的 製程而不同，這是為了避免短通道效應。短通道元件為了增加 Gate 控制通道能力而使濃度增加，這將不利於蕭特基接面的形成，特別是 在考量反向漏電效應和 turn-on 的電壓。根據 TSMC 0.18 um CMOS 製程所提供不同 V_T的元件，有三種不同 N-well 濃度的摻雜，分別是 V_T ~0.5 V, V_T ~0.2V 和 V_T <0 元件; 在此，我們採用一道選擇性佈局

93

TSMC 0.18 um standard CMOS Technology Type-1 Diode 

TSMC 0.18um standard CMOS Technology Type-1 Diode

圖(3.5)(a)是二極體的 DC I-V 量測圖，其量測 type-1 和 type-2 二 極體的理想因子分別為 1.26 和 1.12。 較高摻雜的 type-1 在反向偏壓 為 1V 時的漏電流為 12 A/cm²; 不過，在 type-2 二極體卻只有 type-1 二極體的百分之一漏電流。此外，type-2 的量測崩潰電壓為 12V 左右。

同時經由 Agilent 的 4284A 精密 LCR 量測器做二極體的 C-V 萃取量 測，元件的參雜濃度和內建電位可由 C-V 量測的斜率和外插 X 軸的 數值得知。如圖(3.5)(b) 所示, 量測到 type-1 的內建電壓約為 0.36 eV, type-2 二極體的部份約為 0.32 eV。濃度較低的 type-2 二極體約為 10¹⁶ cm^-3, 這大約比 type-1 低一個數量級。藉由以上量測得知的參數，我 們可以計算求得 type-1 和 type-2 二極體的 Barrier 高度約為 0.45 eV 和 0.478 eV，僅有小小的不同。我們提出的蕭特基接面有較小的漏電流 和較低的開關電壓;在 APDP 的架構，較高的反向漏電流會降低每半 個 LO 週期的等效電導，這將會增加次諧波混頻器的轉換損耗。此外，

蕭特基接面具有較低的開關電壓，可以降低次諧波混頻器的所需的 LO 開關功率; 因為受限於 0.18um CMOS 製程在 20~30 GHz 放大器 可推出最大的功率的限制，低的 LO 推動功率可以減少 LO 訊號產生 電路設計的困難度。特別是 APDP 次諧波混頻器的架構和傳統的 Fundamental 混頻器有所不同，它所需 LO 推動功率幾乎決定於二極 體的開關電壓，他無法藉由外加的偏壓來降低 LO 功率; 因此，蕭特 基二極體將是 0.18 um CMOS 製程應用在 60 GHz 升頻器、降頻器和 LO 產生器高度整合的重要關鍵元件。所提出的低摻雜蕭特基二極體 完全可以符合上述的需求。

95

0 10 20 30 40 50

0 20 40 60 80 100 120

10^-14 10^-13

TSMC 0.18um standard CMOS Technology Type-2 Diode

Series Resistance

Junction Capacitance (F)

Series Resistance(Ohmic)

Contact Area (um²)

Parasitic Capacitance

圖(3.6)

由 S 參數量測萃取低度摻雜的蕭特基二極體之內部電 阻和電容 .

藉由兩埠的 S 參數萃取，圖(3.6)顯示蕭特基二極體在不同 size 的 電容和電阻，所萃取的資料是在量測在 20~30GHz 左右，GSG 針的寄 生 效 應 已 經 校 正 去 除 掉 了 。 由 Diode 已 定 義 好 的 截 止 頻 率 (fT

=1/2R

S

C

j), 最大截止頻率約為 200 GHz 時，是在最小的面積接面的 時候，此截止頻率已足夠用在次諧坡混頻器，因為在 APDP 的每個二 極體的操作頻率只有在 60 GHz 的一半。

3.3 60GHz傳輸器

3.3.1 頻帶分配

而設計上的困難點是它需要有 2GHz 的中頻頻寬，而我們知道 中頻頻寬的限制式來至於電晶體的寄生效應，如果使用高階製程，一 樣可以把中頻頻寬給拉升，同理一樣有成本的問題，所以這裡提出利 用 T-Coil 的方式來增加頻寬。

0

LO1 (42~49 GHz)

1 2 3 4 5 10 ^{20 40 50 60} f

WiHD (57~64 GHz)

70

IF2 (BW~1~2 GHz)

IF1=15GHz

圖(3.7)

圖頻帶設計

3.3.2 吉爾伯特升頻與降頻混頻器設計

而設計升頻混頻器在 load 的部分可以使用電感式負載除了因為 頻率變高可以使得面積縮小以外，還可以利用電感來 peaking 來達到 寬頻的目的，在文獻上也有人使用 T-Coil 來同時達到 series 和 shunt peaking。設計升頻混頻器的另一個重點是旁波抑制的能力圖(3.8)，而 傳統上旁波帶的抑制可以利用濾波器或者正交訊號來抑制，同時這也 是我們提出來的架構需要二次升頻或降頻的原因之一。

在文檔中 標準CMOS製程下使用垂直NPN/蕭基二極體之低雜訊接收機和升頻器與pHEMT UWB接收機 (頁 92-0)