論文組織

本篇論文將利用 TSMC 0.18 um CMOS 以及 WIN 0.15 um

pHEMT 製程技術來設計晶片。本論文分為五個章節，第一章為導論。

第二章主要介紹應用在 WPAN 系統的低功耗低雜訊接收機。第三章 為在 TSMC 0.18 um CMOS 製程中利用蕭特基二極體達到60GHz 的傳 輸器。第四章則是利用 LR-CR 正交相位產生器和頻寬延展技術來實 現應用在 UWB 系統的接收器。第二到第四章除了理論敘述外，還有 實作的量測結果以作驗證。第五章則對上述的所有電路設計與實作結 果做個結論。

第二章

低功率低顫動雜訊

接收機

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2.1 前言

隨著後 PC 時代的來臨，許多電器設備皆朝向可攜式無線通訊設 備發展，因此短距離的無線通訊標準也因而被制定且逐漸佔有重要的 地位。IEEE 制定適用於短距離的無線通訊標準是無線個人區域網 WPAN(Wireless Personal Area Network)標準，諸如家庭娛樂網路、汽 車無線應用、遊戲機連線、PC 無線周邊、消費性電子、家庭保全監 控、工業環境監控以及個人醫療照護，都是屬於此技術的應用。以上 應用，可能由於更換電池不易，或是因為大量使用導致更換電池不便，

會特別需要低功率操作。本章節所實現的電路，就是以低功率為目標 去設計。

低功率的設計，針對不同的規格以及應用上的要求，可以從系統 架構的選擇出發，到電路設計層面，各種電路區塊皆有許多低功率的 技術可供運用與結合，權衡雜訊及線性度等各種不同的特性，方可決 定各子電路的架構。

除此之外，電晶體天生的低頻帶顫動雜訊，將會惡化降頻到低頻 的信號。其他像大功率干擾源之間的相互調變，突波造成的振幅變化，

都會使得直接降頻器的功能變差。此章節也將探討如何降低直接降頻 接收機中混頻器的顫動雜訊。

本章節針對不同的電路區塊，分別研究其低功率和低顫動雜訊的 設計和其他特性的關係。最後討論實作及量測的結果。

2.2 低功率低雜訊放大器設計原理

RS

CGS

LS

LG

g Vm GS

iout

2

Vns _ind²

2

ing

Cex

圖(2.1)

考慮功率消耗之低雜訊放大器

外加 C_ex後，可以在縮小

C 的情況下，需要的 L

_gs s也不會因此放 大，有機會在低頻的情況下達到低功率操作。除此之外，參考圖(2.1)，

 

¹

^{ }

in g s t t s

Z



s L



L



/ sC



L

，故外加 C_ex 還可以使

L 變小。在

_g 2.4GHz 這種頻段的應用，

L 通常都具有需要相當大的感值，若是實

_g 現在矽製程上，其寄生的阻抗相當可觀，這個阻抗會成為雜訊貢獻的 主因之一，因此外加的 C_ex若能減少

L ，對於雜訊指數也可能會有改

_g 善的效果。可是過大的 C_ex會減少等效的截止頻率，進而降低增益，

因此 C_ex的值要慎選[1]。

而操作在 5.8GHz 的時候，由於此時的比較大，所以並不會有 低頻 Re[Z_opt]過高的情形，而且

L 需要的大小比 2.4GHz 小很多，所

_g 以在此便不再外加使用並聯的 C_ex 。

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2.3 低顫動雜訊混頻器

為了符合低功率的目的，零中頻(Zero-IF)接收機是目前被廣泛使 用的接收機架構，由於射頻訊號先經過低雜訊放大器放大訊號後，直 接由本地振盪訊號降至基頻訊號，因此又稱為直接轉換接收機(Direct Conversion Receiver)。零中頻接收機直接將射頻訊號降到基頻，因此 不會有鏡像訊號(Image Signal)干擾的問題。此架構不需使用外接的濾 波器，可以由單一積體電路來實現，所以在無線接收機設計時常會使 用該架構。但是在採用CMOS製成的時候，低頻的閃爍雜訊是零中頻 接收機所須面對的問題之一。由於金氧半場效電晶體(MOS)的閃爍雜 訊，其功率頻譜密度為1/f的曲線，所以閃爍雜訊會使直接降頻至基頻 的訊號雜訊比降低。

2.3.1 吉爾伯特升頻與降頻混頻器設計

圖(2.2)是最基本的 Gilbert Mixer，是雙平衡式混頻器。設計時可 以分成四部分來看:負載，切換級，轉導級，電流鏡。

IFout+

IFout-LO+

LO-RF+

RF-Load (Gain)

Switching Core (Flicker Noise , LO Power)

Transconductance (Gain , linearity)

Impedance (CMRR)

圖(2.2)

雙平衡式吉爾伯特混頻器

（ 1 ） 輸出負載

負載是提供增益的地方，設計考量上須考量增益，頻寬與壓降的 trade-off，如同設計低雜訊放大器一樣，也可以使用無壓降式負載 (tuned load)，但是因為此電路是降頻器所以電感值會非常大，完全無 實用價值，一般來說會使用電阻式負載，如果要更高增益可以使用 PMOS 負載，但是增益越高(電阻值越大)會有輸出擺幅受限以及頻寬 限制的缺點，一般來說設計之增益不用太高，只要能夠抑制後面電路 的雜訊即可(通常輸出極點是整個混頻器的主極點，如果還有頻寬考 量，實際上設計也不用完全抑制掉)。而當我們使用電晶體作為主動 式混頻器的負載時，它的閃爍雜訊會對輸出端提供低頻雜訊，其關係

為

2 1

n

ox

V K

C WL f

 

，因此為了減少負載所造成的閃爍雜訊，我們可選 用不會造成閃爍雜訊的電阻來當負載，不過這樣一來輸出振幅便會因 為負載電阻吃掉壓降而減少。

（ 2 ） 輸入轉導級

轉導級電晶體的設計一樣可以設計大一點，讓轉導值變大，但是 需要考量的是頻寬與線性度之間的 trade-off。Size 較大的電晶體會有 較小的過驅動電壓，會使得輸入範圍降低，而且會有較大的寄生電容 影響。主動式混頻器的輸入轉導產生的閃爍雜訊，它會以兩種型式出 現在輸出端，其一為藉著混頻作用在輸出端以大約 LO 頻率的型式出 現。第二種型式則為當 LO 的開關電晶體彼此間 mismatch 時，轉導 級的閃爍雜訊就會伴隨 RF 訊號出現在輸出端，意義上類似 RF-to-IF feedthorugh，但是這個量一般來說很小。由上面的分析我們可以觀察

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到，輸入轉導級的閃爍雜訊都被轉換到較高的 LO 頻率去了，因此若 RF、LO 的頻率是大於 f_c許多，那麼輸入轉導級便不會對輸出端貢獻 閃爍雜訊。

（ 3 ） 切換級

LO切換開關級的閃爍雜訊對混頻器造成的影響，可分為直接與 間接兩種考慮圖(2.3)的電路。

VRF+vrf

VLO+vlo+ VLO+vlo

-CO

M3 Cp

+ -V3+v3

+ V1+v1

-M2 M1

V2+v2

+

- P

圖(2.3)

單平衡式主動混頻器

因為LO切換開關級閃爍雜訊的頻率很低，因此其時間常數大的 多，我們將伴隨的閃爍雜訊看成是緩慢變化的V_n，輸入的LO訊號以 弦波的方式呈現，假設在LO開關電晶體hard switch的狀況下，輸出端 的電流是個頻率為_LO的方波，從圖中可以看到，雖然輸出波形的振 幅不變，但V_n的存在會使zero-crossing點被誤認，有可能被提前或延 後，這個誤差的時間為 t V t_n( ) S，S是LO振幅的斜率，這樣的情 況將會在輸出端形成雜訊脈衝，使得輸出端不僅有我們要的訊號，還

出現了雜訊脈衝，由於一個週期內會有2個zero-crossing點，所以雜訊 脈衝出現的頻率為2_LO。

接著，我們想估量雜訊脈衝在輸出端所造成的雜訊電流，將每個 週期裡出現的脈衝電流視為一平均值，推導如下：

,

2 2 2 2 ⁿ 4 ⁿ

o n LO

V V

i f I t I I

T S S T

       



(2.1)

從i_{o n,} 的式子可清楚的看到，LO 切換開關級的閃爍雜訊V_n直接出 現在輸出端，對輸出端貢獻低頻雜訊，所以稱之為直接開關雜訊。

間接開關雜訊主要由寄生電容造成，電晶體 source 端的寄生電容 CP便會受到V_n的影響進行充放電的工作，會抽走或注入一小電流

i ，

_Cp 對應到輸出端即等同一小電流i_o，因 M1、M2 輪流切換，以2_LO的 頻率出現 [2]。

我們可以發現最主要貢獻顫動雜訊的部分就是 LO 開關切換的部 分，切換級的電晶體選擇上可以大一點，可以讓顫動雜訊小一點，而 且過驅動電壓(overdrive voltage)也比較小，可以使得本地震盪訊號 (LO power)降低，但是要注意的是過大的電晶體會使得寄生電容加大，

會讓頻寬降低。

（ 4 ） 電流鏡

而電流鏡的設計，可以選擇電晶體 length 較長的，可以使得阻 抗較大，而且可以減低因通道調變使得 mirror 過來的電流與設計值 的不一樣，而差動電路的 CMRR 與此阻抗的大小有關，而 width 方

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面則跟 mirror 比例有關，不過通常設計為 1:10。在這邊因為壓降的 問題，便沒有加上電流鏡了。

2.3.2 分析 CMOS 0.18μm 中寄生 NPN 元件特性

在顫動雜訊的解決方式上由於主要LO端貢獻的直接開關雜訊為

, 4 ⁿ

o n

i I V



S T

 ，所以我們盡量減少流經開關端的電流，或是為了減少 間接開關雜訊而將電晶體放大。對於減少流經開關端的電流而言，被 動混頻器跟電流注入的架構皆以類似的概念來進行。被動混頻器雖然 功耗小，開關級不會流過電流，但是由於沒有增益無法壓掉後面級貢 獻的雜訊，本身的熱雜訊也比主動混頻器大，並且同時需要比較大的 LO power。而電流注入分成兩種方式：靜態與動態；靜態方面由於在 RF端裝上電流注入裝置，使該點的寄生電容變大，對於混頻器的頻 寬造成影響，而且這個裝置會使線性度變差，且白雜訊會上升。動態 電流注入裝置則是只在zero-crossing點的時刻做電流注入的動作，其 他的時候則是維持關掉的狀態，從以上架構來看，不管怎樣都是使電 路變得更加複雜，並且分別各有一些Trade off，於是我們決定在CMOS 當中尋找不會貢獻顫動雜訊的元件，做為最基本的改善方式，也就是 CMOS 0.18μm當中的寄生垂直NPN。如圖(2.4) [3]；

N+ N+ P+ N+ N+

C E B E C

N-Well P-Well N-Well

Deep N-Well

P-Substrate

圖(2.4) CMOS 0.18

μ m 當中的寄生垂直 NPN 剖面圖

但也同時因為是寄生的元件關係，所以特性並不如矽鍺製程中的 BJT 來的好，首先本身電晶體的寄生電容就會比較大，操作的速度也 會比較慢，並且β值也會來的差一點，但是對我們最大的幫助就是 Device 本身不會提供 Flick Noise。從量測中可以明顯的看到。Flick Noise 約在200~300Hz 左右。

圖(2.5) NPN

和 PMOS 不同 SIZE 的顫動雜訊分析

在 npn 和一般 mos 的 Device 比較上，我們先看到 mos 會產生顫

10 100 1k 10k 100k

10^-17 10^-16 10^-15 10^-14 10^-13

NPN2

PMOS(W/L=50m/0.5m) PMOS(W/L=100m/1m) PMOS(W/L=200m/2m)

Frequency (Hz) S vd (V2 /Hz)

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動雜訊的原因來自於閘極氧化層和矽基板的界面之中產生不連接的 鍵結。當通道開通電荷載子在界面移動時，某些載子就被隨機的捕捉 以此能階態釋放，使得汲極電流產生顫動雜訊。這一雜訊並非穩定且 會隨著製程而改變，而且是呈現很低頻的一種雜訊，所以如果在我們 的 zero IF 的架構上會有很大的影響。

圖(2.6) MOS

產生顫動雜訊的原因

而一般來說 PMOS 的顫動雜訊又會比 NMOS 更小一點，主要因 為 PMOS 在通道中主要攜帶的是電洞，重量比電子重很多，也因此 比較不容易被抓走。而由圖 我們可以看到在 PMOS 跟 NPN 的顫

而一般來說 PMOS 的顫動雜訊又會比 NMOS 更小一點，主要因 為 PMOS 在通道中主要攜帶的是電洞，重量比電子重很多，也因此 比較不容易被抓走。而由圖 我們可以看到在 PMOS 跟 NPN 的顫

在文檔中 標準CMOS製程下使用垂直NPN/蕭基二極體之低雜訊接收機和升頻器與pHEMT UWB接收機 (頁 19-0)