行政院國家科學委員會專題研究計畫 期中進度報告
先進 CMOS 元件及製程研究--總計畫(2/3)
期中進度報告(精簡版)
計 畫 類 別 ： 整合型 計 畫 編 號 ： NSC 95-2221-E-002-367- 執 行 期 間 ： 95 年 08 月 01 日至 96 年 07 月 31 日 執 行 單 位 ： 國立臺灣大學電子工程學研究所 計 畫 主 持 人 ： 胡振國 共 同 主 持 人 ： 張書通、劉致為 處 理 方 式 ： 期中報告不提供公開查詢中 華 民 國 96 年 06 月 06 日
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Subject: 安捷倫 B1500A 升級資訊
楊同學您好,
關於您電話中提到 B1500A 升級部份 (1)增加 CV 量側能力 (2) IV/CV 切換的 switch (3)&(4)是其對應的 cables.
1. B1520A Multi Frequency Capacitance Measurement Unit Module for
B1500 :NTD 516,780
2. N1301A-100 SMU CMU Unify Unit (SCUU): NTD 172,590
3. N1300A N1300A-002 CMU Cable for B1500 (3m): NTD 34,881
4. N1301A-102 SMU CMU Unify Unit Cable (3 m): NTD 69,168
全部大約台幣八十萬左右, 供您預算申請使用.Thanks!
Best regards,
Patrick Huang 黃室森 台灣安捷倫科技股份有限公司 Agilent Technologies Taiwan Ltd. Tel: +886-2-2734-5553
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行政院國家科學委員會補助專題研究計畫成果報告
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先進
CMOS 元件及製程研究
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總計畫(2/3)
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計畫類別：
□個別型計畫 █整合型計畫
計畫編號：
NSC95-2221-E-002-367
執行期間：
95 年 8 月 1 日至 96 年 7 月 31 日
計畫主持人：胡振國 台大電子工程學研究所教授
共同主持人：劉致為 台大電子工程學研究所教授
張書通 中原大學電子工程學系助理教授
計畫參與人員：
成果報告類型(依經費核定清單規定繳交)：■精簡報告 □完整報告
本成果報告包括以下應繳交之附件：
□赴國外出差或研習心得報告一份
□赴大陸地區出差或研習心得報告一份
□出席國際學術會議心得報告及發表之論文各一份
□國際合作研究計畫國外研究報告書一份
處理方式：除產學合作研究計畫、提升產業技術及人才培育研究計畫、列管計
畫及下列情形者外，得立即公開查詢
□涉及專利或其他智慧財產權，□一年□二年後可公開查
執行單位：台大電子工程學研究所
中 華 民 國
96 年 5 月 25 日
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行政院國家科學委員會補助專題研究計畫期中成果報告
先進
CMOS 元件及製程研究 – 總計畫 (2/3)
第二年
(95/8~96/7)期中進度報告
計畫編號
:NSC95-2221-E-002-367
主
持 人: 胡 振 國 台大電機工程學系/電子工程學研究所教授
共同主持人
: 劉致為 台大電子工程學研究所教授
張書通 中原大學電子工程學系助理教授
一、 摘要： 本整合計畫共含三個子計畫，分別為子計 畫一:適用於低溫基板製程之高品質絕緣膜形 成技術、子計畫二:CMOS 元件的驅動電流增強 之理論分析與設計、及子計畫三: 遷移率增強 技術，在第二年度之主要研究成果可分為: [子計畫一]以傾斜晶圓濺鍍 Hf 金屬並以硝 酸氧化再純水補償備製低溫 HfO2 高介電常數 絕緣層技術、以純水應力陽極氧化生長法備製 高品質超薄閘極氧化層技術、及以傾斜遮罩蒸 鍍Al 金屬並以硝酸氧化備製低溫 Al2O3高介電 常數絕緣層技術三大部份。 [子計畫二]研究以矽碳合金來當源極與汲 極應力源(stressor)的絕緣層上矽(SOI)之 N 型金 氧半場效電晶體通道內應力場的分佈及利用彈 道飽和汲極電流的解析模型來評估應變鍺 N 型 金氧半場效電晶體二大部份。 [子計畫三]研究利用蕭特基二極體的蕭特 基位障(Schottky barrier)以及內建電位(build-in voltage) ， 還 有 金 氧 半 電 容 元 件 的 平 帶 電 壓 (flat-band voltage) ， 在 外 加 機 械 的 單 軸 應 變 (uniaxial strain)以及雙軸應變(biaxial strain)之下 的變化情形、研究鎳鍺(Ni-Ge)化合物系統的固 態反應情況、及研究使用汽相分子束磊晶(MBE) 成長的多晶銦化鎵(InAs)當做金氧半電容元件 的多晶閘極，觀察其電子與材料特性三大部份。 關鍵詞：高介電常數絕緣層、應力陽極氧化、 應變矽、矽碳、應力層、彈道飽和電 流、蕭特基二極體、鎳鍺化合物、多 晶銦化砷 Abstract:In the integrated project of advanced CMOS devices and process development, there are three subprojects included. The first one is the development of high quality insulating films on low temperature substrate, the second one is the theoretical analysis and design of the enhancement of drive current for CMOS devices, and the third one is the development of the enhancement of mobility. In the second year of this integrated project, the achievements are listed as follows:
In the first subproject, there are three main subjects studied. The first is the low temperature HfO2 prepared by tilted sputtering of Hf metal and then followed by nitric acid oxidation compensated with anodization in D.I. water. The second is the preparation of high quality ultra-thin gate oxides by strain-oxidation technique carried out in D.I. water with bent wafer. The third is the preparation of Al2O3 high-k dielectrics by shadow evaporation of Al film on a wafer and then oxidized by nitric acid.
In the second subproject, there are two main subjects studied. Part 1：The stress field in the channel of a silicon-on-insulator (SOI) N-type metal-oxide- semiconductor field-effect transistor (NMOSF- ET) with silicon–carbon alloy source and drain stressors was evaluated. Part 2：The ballistic saturation drain current in strained germanium NMOSFET is assessed using an analytical model. The angular dependence of ballistic saturation drain current in Ge NMOSFET for all substrate orientation under different strain conditions is investigated.
In the third subproject, there are three main subjects studied. Part 1：The reduction of the Schottky barrier height and build-in voltage of the
3 Schottky diode and the flat-band voltage shift of the metal-oxide-silicon capacitors are investigated under the external biaxial and uniaxial tensile strain. Part 2：The solid-state reaction of the Ni-Ge system is studied. Part 3：The electrical and material properties of the poly-InAs electrodes fabricated by gas-source molecular beam epitaxy are studied for the first time for complementary metal – oxide - semiconductor (CMOS) device applications.
Keywords: High-k dielectrics, strain-anodization, Strained Si, SiC, Stressor, Ballistic saturation current, Schottky diode, Ni-Germanide, Poly-InAs 二、緣由與目的： 在顯示器或軟性基板上，有許多製程是需 要在低溫下進行的，由於溫度低，所以絕緣層 之品質改善倍受注意，如何有效改善漏電流或 提高可靠度，相關技術是值得注意的。本整合 計畫提出要得到低溫絕緣層，可將薄金屬層予 以液體酸中氧化，但必需金屬很薄；因此將晶 圓於濺鍍設備中傾斜一角度，利用不同之視角 因素調整，可得連續厚度分布之金屬膜層，再 於之後的氧化步驟可得連續厚度分布之不同氧 化層，這對元件特性分析是相當有用的。另外， 發現若在SiO2與Si 界面間給予適當之應力，則 在氧化層生長時會有較完整之晶格結構，所得 之氧化層特性獲改善。 將應變工程運用在金氧半場效電晶體通道 上，以提升元件驅動電流，是目前極熱門的技 術之一。近年來，已有使用矽碳合金來當源極/ 汲極區域的絕緣層上矽(SOI)之 N 型金氧半場效 電晶體的相關研究發表；但相對地，對於元件 上應力效果與如何分佈的知識是比較缺乏的。 我們在考慮有橫向晶格不匹配的矽碳合金填充 之源極/汲極應力源的絕緣層上矽之 N 型通道場 效電晶體，完成其通道內應力場模擬估算。對 奈米級 CMOS 而言，鍺可以提供大的汲極電 流。對於元件結構而言，在不同應變條件、通 道方向、材料和基板方位的條件下，了解彈道 飽和電流的理論極限是很重要的。我們研究在 不同的基板方位下，其最理想的應變和通道之 組合。 基 板 應 變 (substrate strain) 以 及 製 程 應 變 (process strain)皆是能造成通道應變的方式。應 變(strain) 能 提 升 通 道 載 子 (carrier) 的 遷 移 率 (mobility),進而提升了金氧半電晶體(CMOS)的 效能,也延續了工業界對於元件微縮(scaling)的 需求。應變造成的金氧半電晶體效能提升(如: 遷移率增加)以及基本特性的改變(如:臨界電壓 漂移)皆是研究上面重要的議題。我們使用外加 的機械應變來模擬實際元件裡的應變。同時,運 用金氧半電容以及蕭特基二極體,觀察外加應變 對於其基本特性的影響。在現今半導體製程 中，金屬矽化物(silicide)的電阻值不僅較低，也 可相容於所謂的 self-aligned 製程。同時，在選 擇合適良好的金屬矽化物時，必須考慮到金屬 矽化物能有符合電阻值低以及對溫度的穩定性 的條件。因此，我們研究 Ni-Ge 化合物的物理 及電阻特性，期望能有前瞻與突破性的研究。 在現今的互補式金氧半電晶體(CMOS)製程的 研究中，採用高介電常數的閘極氧化層來減低 閘極漏電流以及尋找功函數(work function)相匹 配 的 閘 極 金 屬 來 調 整 到 合 適 的 臨 界 電 壓 (threshold voltage)是一個重要的議題。我們利用 多晶三五族材料作為閘極金屬，以利用其不同 於多晶矽之功函數，進而達到控制金氧半場效 電晶體之臨界電壓的效果。 三、研究方法與成果： [子計畫一] 圖一(a)為一傾斜晶圓於濺鍍時之不同濺鍍 視角示意圖，由於濺鍍源非點狀源，而是有一 空間之分布，因此在晶圓上會形成不同之厚 度。圖一(b)為陽極氧化槽示意圖，用來將氧化 後之HfO2予以純水中修補漏電路徑。在陽極氧 化補償後，元件會在380oC 下於 N2 環境中進行 退火，期使元件特性改善。 (a) (b) 圖一 +X Hf sputter source A B 1 Si W afer Reference Plane 2 450 ? DC AC HfO2 Si Pt Anode Cathode D. I. Water
4 圖二為在同一晶圓上所量得之 HANO 與 Control 之 EOT 對位置分布圖，可看出 EOT 確 實隨位置而漸變，表示傾斜濺鍍確實發揮效
果；同時可得知HANO 較 Control 之 EOT 為小，
表示 HANO 所得之 HfO2較為理想，其介電常 數值較大，因此EOT 較小。 圖二 圖三為所得 HANO 元件在 EOT 為 1.9、 2.1、及 2.3 nm 下之 I-V 特性，可看出電流會隨 厚度而做變化，具高介電常數絕緣層之不同厚 度特徵。 圖三 圖四為一 EOT = 2.5 nm 的 HANO 元件不同 頻率下之 C-V 特性，可看出界面陷阱密度甚 小，頻率引起之變化不大，VFB 值亦接近理想 值，可視為一絕佳的絕緣層。 圖四 圖五所示為傾斜陽極氧化系統，將Pt 陰電 極予以傾斜，再進行陽極氧化可得不同厚度之 氧化層於同一晶圓上，此外在晶圓背面施加一 外應力，可使晶圓生長時承受伸張應力，因為 在室溫下陽極氧化可有效控制生長速率，很適 合超薄氧化層之生長，而伸張應力施加可改善 氧化時之晶格距離之差異，因此可達到控制氧 化層品質之目的。 圖五 圖六為兩元件之 J-V 特性比較，可清楚得 知TS 之漏電流明顯較 NS 為小，顯示氧化層之 品質較佳。 圖六 10 20 30 40 50 60 70 80 90 100 1.7 1.8 1.9 2.0 2.1 2.2 2.3 2.4 2.5 2.6 2.7 2.8 Terraced HfO2 P-Si SiO2 +X direction A B HANO Control EOT (nm ) +X Position (%) -2.0 -1.5 -1.0 -0.5 10-6 10-5 10-4 10-3 10-2 10-1 100 EOT 1.9nm EOT 2.1nm EOT 2.3nm G a te C u rren t Den s ity (A/ c m 2 ) Gate Voltage (V) HANO samples -2 -1 0 1 0 5 0 1 0 0 1 5 0 2 0 0 2 5 0 3 0 0 Capacitan ce (pF) G a te v o lta g e ( V ) 1 0 k H z 1 0 0 k H z 1 M H z E O T = 2 5 A -2 -1 0 10-8 10-7 10-6 10-5 10-4 10-3 10-2 10-1 Gate Voltage(volt) G a te Current Den s ity ( Amp /cm 2 ) ano in MO S(p) (2.2nm ) J-V at negative bias Non-Strain Tensile Strain
5 在備製超薄高介電常數絕緣層時，若是經 由氧化金屬得到絕緣層，則事先之金屬膜需愈 薄愈好，但因蒸鍍金屬需兼顧蒸鍍速率及時 間，才能得到甚薄之金屬，相當不易。本研究 提出於傳統蒸鍍金屬鋁時，另加一遮板如圖七 所 示 ， 利 用 遮 板 形 成 不 同 之 視 角 因 素(view factor)，可得不同厚度之金屬膜於同一晶圓上， 而且可得甚薄之金屬膜以供超薄高介電常數絕 緣膜備製用。 圖七 圖八為將漸變厚度金屬鋁經硝酸氧化後， 並經低溫400oC 於 N2 下退火 10 minutes 所得之 MOS(p)元件等效厚度(EOT)分布圖，可看出 EOT 的確隨位置而漸變，如上述之預測。 圖八 圖九為低溫製程所得 Al2O3/ANO-SiO2堆疊 結構MOS(p)元件於 2.1 及 2.9 nm 下之 C-V 特 性，同時高溫之Al2O3/RTO-SiO2 於 2 nm 下之 MOS(p) C-V 曲線亦做為比較，可得知低溫之 Al2O3/ANO-SiO2具有較多之負電荷，但絕緣層 之基本特徵均在，其遲滯現象亦不大，如內插 圖所示。 圖九 [子計畫二] 圖十顯示以矽碳合金(Si1−yCy)來當源極與汲 極應力源的絕緣層上矽之N 型金氧半電晶體的 結構。LG為應力源間的距離，y 為碳的莫耳百 分比，應力源高度h 和深度 d 是可變的。通道 應力的總量極限是由矽與矽碳合金之界面，在 其還沒產生錯位時的最大應力值來決定。 圖十 圖十一~十四顯示，在應力源間的距離 LG、 應力源深度d、高度 h 和碳的莫耳百分比 y，個 別對通道區域的應力分量之影響。維持相同的 應力源深度並增加應力源的高度，可以產生較 大的拉伸應力 σxx(如圖十一所示)。圖十二顯 示，對於給定50 nm 的 LG和1%的碳百分比， 當增加其矽碳應力源的深度時，可以提升矽通 道的橫向應力σxx；同時，稍微地減少其垂直應 力σyy。對於給定50 nm 的 LG和60 nm 的 d 時， 當增加碳莫耳百分比y，其矽碳合金應力源與通 道的晶格產生不匹配，導致 σxx和 σyy線性地提
6 升(如圖十三所示)。當給定 1%的 y 和 60 nm 的 d 時，減少應力源間的距離，其 σxx和 σyy兩者 的量都會增加(如圖十四所示)。 圖十一 圖十二 圖十三 圖十四 採用基板摻雜濃度為1×1016 cm-3來計算鍺 (001)、鍺(110)和鍺(111)之 N 型金氧半場效電晶 體的未受應變之飽和汲極彈道電流Jsat，和表面 反轉層載子濃度(Ninv)之關係。在鍺(111)上，Jsat 可以提供較其他兩表面方位大的電流。這較高 的電流歸因於鍺(111)反轉層上的較低有效質 量。不同於無應變的遷移率之結果，在所有基
板方位上，Jsat取決於通道方向。Jsat在1GPa 的
雙軸與單軸拉伸應力下，其於不同晶片上的個 別比較如圖十五、十六所示。 圖十五 圖十六 0 10 20 30 40 -2 -1 0 1 2 3 4 Su rf ac e C h a n n e l St ress (G P a ) Height of Stressor, h (nm) lateral stress σxx vertical stress σyy d=60 nm C Mole Farction=1% LG=50 nm 0 20 40 60 80 100 -2 -1 0 1 2 3 4 Su rf a ce C h an n e l St re s s ( G Pa ) Depth of Stressor, d (nm) lateral stress σxx vertical stress σyy h=20 nm C Mole Fraction=1% LG=50 nm 0.5 1.0 1.5 2.0 2.5 3.0 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 2.5 3.0 S u rf ace C a nnel S tr ess ( G P a )
Carbon Mole Fraction y (%)
lateral stress σ xx vertical stress σyy h=20 nm LG=50 nm d=60 nm 20 40 60 80 100 120 140 160 180 200 -1.0 -0.5 0.0 0.5 1.0 1.5 2.0 Su rf ac e C a n n el Str e s s (G Pa) Stressor Spacing L(nm) lateral stress σxx vertical stress σyy h=20 nm d=60 nm LG=50 nm C Mole Fraction=1% 0 1 5 3 0 4 5 60 75 90 10 0 0 20 0 0 30 0 0 40 0 0 50 0 0 60 0 0 Jsat ( µ A/ µ m) C h an n el D ire c tio n (θ) (11 1 ) (11 0 ) (00 1 ) Te n s ile C o m p re s s ive 圖十二 通道方向與彈道飽和電流(雙軸應變)的關 0 1 5 3 0 4 5 6 0 7 5 9 0 1 5 0 0 2 0 0 0 2 5 0 0 3 0 0 0 3 5 0 0 u n s tra in φ = 4 5o φ = 0o φ = 9 0o (a ) (0 0 1 ) N s u b= 1 x 1 0 1 6 c m-3 J sat ( µ A/ µ m) C h a n n e l D ire c tio n (θ) 圖十三 單軸拉伸應力在鍺 上 對彈道飽和
7 [子計畫三] 圖十七是用於施加外加機械應力之結構 圖，圖中說明了如何施加雙軸應變與單軸應變 的方式。不論是雙軸應變還是單軸應變，外加 機械應變的大小都是取決於機械結構邊緣的螺 絲，利用邊緣螺絲的鬆緊可以使載台中間的樣 品基板可以上升與下降，達成施加外加應變的 目的。 圖十七 圖十八為受到外加機械應力之矽基板之拉 曼光譜。矽原子與矽原子之間的震動聲子頻率 會隨外加應變的大小而移動，利用此特性我們 可以量化決定出圖十七的外加機械應力結構可 以施加於樣品的應力大小。由圖可看出雙軸應 變可以施加的最大應變為 0.13%，而單軸應變 可以施加的最大應變為 0.35%，實驗中的其餘 外加應變條件接是以上述條件作線性的擬合。 圖十八 圖十九為受到外加機械應力之鉑/N 型矽基 板及鉑/N 型鍺基板蕭特基二極體之順向偏壓電 流特性圖。可以看出，在受到外加的伸張應力 時，順向電壓電流的理想參數( ideality factor ) 不變，代表了外加的伸張應力並不會造成蕭特 基二極體產生介面能態。因此由順向偏壓決定 的蕭特基位障為可信的物理意義參數。同時， 我們可以觀察到由順向偏壓決定的蕭特基位障 會隨著外加的伸張應力而逐漸下降。 圖十九 圖二十為受到外加機械應力之鋁/N 型矽基 板金氧半電容元件之電容特性圖。由圖中可以 觀察出，隨著在外加伸張應變的強度越大，其 平帶電壓(flat-band voltage)會往負電壓的方向 移動而變小。此現象的原因與蕭特基二極體位 障與內建電位降低的原因類似。因著N 型矽基 板的傳導帶隨外加應力而降低，造成矽基板的 功函數(workfunction)變大，在假設金屬功函數 不隨外加應變而改變之假設之下，可以得到平 帶電壓應該隨外加伸張應變降低的結論。 圖二十 圖二十一為受到外加機械應力之傳導帶與 價電帶邊界之移動圖。實驗值包括了由應變蕭 特基二極體的位障降低及內建電位之降低與應 變金氧半電容的平帶電壓移動所萃取出來的傳 導帶與價電價之移動，同時考慮了單軸伸張應 變與雙軸伸張應變的實驗條件。可以看出實驗 值以及理論之模擬有相當程度的吻合。 510 512 514 516 518 520 522 524 0 500 1000 1500 5cm-1 1.18cm-1 1.02cm-1 Mechanical strain Strained Si on SiGe R a man In tensity Wavenum ber(cm-1) Unstrain Biaxial (=0.13% ) Uniaxial (=0.35% ) 0.0 0.1 0.2 0.3 0.4 0.5 10-6 10-4 10-2 100 102 n=1.13 n=1.07 Biaxial Strain Uniaxial Strain Unstrain Pt on N-Ge Pt on N-Si J (A /c m 2 ) Voltage (V) -0.6 -0.4 -0.2 0.0 0.2 0.4 0.6 0.8 1.0 1.2 Voltage (V) C a p a citance ( nF) Unstrained Strained (0.05%) Strained (0.13%)
8 圖二十一 圖二十二為 P+型多晶銦化鎵閘極/N 型矽 基板金氧半電容與鋁電極/N 型矽基板金氧半電 容量測，頻率於100kHz 之電容特性圖。可以看 出與鋁電極/N 型矽基板金氧半電容相比，P+型 多晶銦化鎵閘極/N 型矽基板金氧半電容其平帶 電壓大約移動了0.34V。根據理論，可調變的平 帶電壓的移動應為1.16V。實驗值與理論值的差 異也許來自於二種不理想效應：氧化層與矽基 板的介面電荷存在與氧化層中的固定電荷存 在，造成平帶電壓的額外消耗，而產生理論與 實驗值的差異。其詳細原因須待更深入的氧化 層中的元素分析以及氧化層與矽基板的介面能 態密度的萃取，來進ㄧ步釐清。 圖二十二 四、總結與討論 在本整合計畫第二年度之研究中，子計畫 一主要提供了二種具前瞻性之超薄膜層備製技 術及延續第一年開發之應力下生長高品質氧化 層技術，發現出利用傾斜晶圓濺鍍Hf 金屬並以 硝酸氧化再純水補償可備製低溫 HfO2 高介電 常數絕緣層，及以傾斜遮罩蒸鍍Al 金屬並以硝 酸氧化可備製低溫Al2O3高介電常數絕緣層，兩 項技術均具創意及應用性；同時提出之以純水 應力陽極氧化生長法備製高品質超薄閘極氧化 層技術，對超薄氧化層備製法有其參考價質。 所提出之技術均為低溫製程，因此尚有許多的 改善空間可做為研究題材。所得成果已發表於
Applied Physics Letters 及整理投稿中，相信在後
續的研究中會將本計畫提出之技術給予更多之 應用。 子計畫二中研究以矽碳合金來當源極/汲極 應力源的絕緣層上矽之 N 型金氧半場效電晶體 內的應力場分佈，並清楚分析其電晶體通道上 的應力場起因。基本上有三種方式可以使矽通 道區域得到高應變量，進而提升 N 型金氧半場 效電晶體的電子遷移率與驅動電流：(i)減少應 力源間的距離(ii)增加碳合金百分比(iii)增加應 力源的深度或高度。使用鍺當通道材料可以得 到比傳統矽要來得高的傳輸特性。使用(111)晶 片上的[-110]通道，其雙軸拉伸應力可以得到最 高的彈道飽和電流(2.6 倍)。對於拉伸與壓縮應 變而言，當考慮應變條件和通道方向最佳化 時，將可以得到所有基板方位的Jsat增益。 子計畫三釐清出蕭特基位障、內建電壓、 平帶電壓的改變乃是由於矽基板在外加電壓時 其導電帶與價電帶會隨外加應變而有移動的情 形。同時，利用適當的參數模擬成功的擬合還 原出實驗的資料。根據所觀察到的現象，初步 確定(110)鍺基板鎳鍺化合物的電阻率改變，主 要是來自於鎳鍺化合物的相位改變同時生成 Ni2Ge，而不是來自於表面粗操度的增加。推測 的原因是也許是 Ni2Ge 的晶格常數與(110)鍺基 板的結晶面的晶格長數較為相近，造成了 Ni2Ge 相位的出現。與鋁電極/N 型矽基板金氧半電容 相比，P+型多晶銦化鎵閘極/N 型矽基板金氧半 電容其平帶電壓大約移動了 0.34V。而產生理論 與實驗值的差異。 -2 -1 0 1 2 0.2 0.4 0.6 0.8 1.0 1.2
Vg (V)
C/C
ox p+ poly-InAs gate Control Al gate 0.0 0.1 0.2 0.3 0.4 0 40 1080 1100 1120 Bi Bi Uni Valence Band Energy ( m eV) Strain (%)MOS capacitor results Schottky diode results
Conduction Band
