國 立 交 通 大 學
工學院半導體材料與製程設備學程
碩 士 論 文
高壓半導體元件淺溝槽隔離製程之差排改善及良率提昇研究
Dislocation Improvement and Yield Enhancement for the
Process of the Shallow Trench Isolation of High Voltage
Semiconductor Devices
研 究 生 : 嚴永民
指導教授 : 潘扶民 教授
高壓半導體元件淺溝槽隔離製程之差排改善及良率提昇研究
Dislocation Improvement and Yield Enhancement for the Process
of the Shallow Trench Isolation of High Voltage Semiconductor
Devices
研究生：嚴永民 Student：Yung-Ming Yen 指導教授：潘扶民 Advisor：Fu-Ming Pan 國 立 交 通 大 學 工學院半導體材料與製程設備學程 碩 士 論 文 A ThesisSubmitted to Degree Program of Semiconductor Material and Process Equipment College of Engineering
National Chiao Tung University in Partial Fulfillment of the Requirements
for the Degree of Master of Science
in Semiconductor Material and Process Equipment January 2012
Hsinchu, Taiwan, Republic of China
高壓半導體元件淺溝槽隔離製程之差排改善及良率提昇研究 學生：嚴永民 指導教授：潘扶民博士
國立交通大學工學院半導體材料與製程設備學程
摘要
隨著半導體製程技術進步，元件越做越小，互補式金氧半高壓 (High Voltage Complementary Metal Oxide Semiconductor, HV CMOS)元 件製程技術要求也更加精確，在小線寬及高積極度的要求下，元件間干 擾越來越明顯，被用來作為元件之間絕緣的淺溝槽隔離製程(Shallow Trench Isolation, STI)也就變得愈來愈重要。
然而，淺溝槽隔離技術有許多問題尚需解決，應力之問題是一個 重要研究方向。應力會造成如差排(Dislocation)這類的缺陷，會影響元件 之基本電子特性降低可靠度。一般產生較大應力的來源可能有幾種：一 種為帄坦化製程產生之應力，即化學機械研磨淺溝槽回填二氧化矽時所 產生。或是銅製程之鑲嵌技術(Damascene)，使用化學機械研磨(Chemical Mechanical Polishing, CMP)之技術，所造成之機械應力。第二種即熱製 程所產生之應力，就是由於矽底材和所回填的二氧化矽的熱膨脹係數不 同所引起之應力。這應力會造成晶格位置的差排，而產生有不正常之漏 電流行為。尤其在ULSI的世代以後，元件之主動區(Active Area)面積更 加為縮小，淺溝槽隔離技術下應力所產生問題更為嚴重，更增加元件微 縮的挑戰。本研究即主要探討熱製程(Thermal Cycling)所產生的應力成 因，並優化內墊氧化矽層(Liner Oxide)與內墊氮化矽層(Liner Nitride)之 溫度及厚度，以減少差排的產生。
A Study on Dislocation Improvement of Semiconductor STI Process and Yield Enhancement
Student：Yung- Ming Yen Advisor：Dr. Fu-Ming Pan Degree Program of Semiconductor Material and Process Equipment
National Chiao Tung University
Abstract
Shallow Trench Isolation (STI) techniques are essential for semiconductor device for reducing electrical interferences between devices of sub-micro and sub 100-nm High Voltage Complementary Metal-Oxide- Semiconductor. By separating active regions with oxide isolation structures, it is possible to reduce the cross-talk between elements. STI has become more and more important as the dimension of devices continuously scales down.
However, the mismatch in thermal and mechanical properties between the oxide and the silicon substrate create, enormous stress and results in current leakage due to the generation of dislocations in active zones. As a result, it is important to carefully design the isolation structures. In the STI structure, a significant stress is built up in the silicon mesa during the thermal cycling process after the STI formation. The thermal cycling lead to tensile stress as a result of the difference in the thermal expansion coefficient between the silicon substrate and the trench fill oxide. As the active area pitch decreases, an increase both in the stress and the leakage current density is observed. The stress causes a large amount of defects, which results in a large leakage current density. This study explores the cause of the cause of the stress build-up during thermal cycling process. We optimize the thickness of the liner oxide layer and the liner nitride layer and the thermal cycling temperature to eliminate the production of the dislocation.
誌 謝
回顧這二年多來的碩士班生活，學到相當多東西，也認識了一些 好同學、好老師，讓我這段日子更加精彩，相信在我人生中也留下相當 刻苦銘心的一頁。 首先要感謝的我的恩師 指導教授 潘扶民博士，在論文上不厭其 煩的指導，付出的心力難以言喻。同時也要感謝吳耀銓教授、陳智教授 擔任學生的論文口詴委員，給予學生很多寶貴的意見，才能完成論文寫 作，使得本論文能更加完善。 另外要謝謝諸多同學們，尤其是稚安、嘉祥、子弘等，這段期間 相互關心與激勵，一起度過這共同學習的時光，讓我在交大這段期間增 添許多難忘的回憶。當然也感謝公司部門 欣昌經理、宗緯經理及多位 長官、同事，提供寶貴經驗與相關實驗支援，使此研究得順利完成。 最後我要謝謝我的家人，母親 邱春妹女士、岳父、岳母、哥哥、 姐姐、佳瑾、玉龍、暘帄、宗佑等，你們在這段期間對我的包容與支持， 給予我最大的原動力，讓我能順利完成我的論文與學業，在此致上最誠 摯的祝福與感恩。並將此成果獻給我親愛的老婆 佳璇，在我進修這段 時間有妳的全力支持，幫忙照顧寶貝兒子 喆安，讓我可以無後顧之憂 在課業上衝刺。在此向我的家人及所有關心我的親友們致上我真誠的感 謝。也希望兒子 喆安能認真念書將來也是交大人。目錄
中文摘要 ... I 英文摘要 ... II 誌 謝 ... III 目錄 ... IV 表目錄 ... VI 圖目錄 ... VII 第一章 導論... 1 1.1 前言 ... 1 1.2 研究動機 ... 3 1.3 論文架構 ... 7 第二章 原理與文獻回顧 ... 8 2.1 淺溝槽隔離製程及其相關介紹 ... 8 2.1.1 淺溝槽隔離製程流程 ... 8 2.1.2 淺溝槽隔離製程所需注意之問題探討： ... 12 2.2 加熱製程介紹： ... 18 2.3 微影製程介紹： ... 22 2.4 乾式蝕刻製程介紹：... 27 2.5 高密度電漿製程介紹： ... 31 2.6 濕式清洗製程介紹：... 33 2.7 化學機械研磨帄坦化製程介紹： ... 37 2.8 差排： ... 40 第三章 實驗設計與方法 ... 43 3.1 實驗設計與方法 ... 43 3.2 主要實驗機台簡介... 45 3.2.1 垂直式爐管: ... 45 3.2.2 穿透式電子顯微鏡： ... 53 3.2.3 晶圓量測機台 ... 55 第四章 實驗結果與討論 ... 57 4.1 實驗結果 ... 57 4.1.1 內墊氧化矽層溫度實驗結果... 57 4.1.2 內墊氧化矽層厚度實驗結果... 644.1.3 內墊氮化矽層厚度實驗結果... 68 4.2 討論 ... 74 4.2.1 內墊氧化矽層溫度實驗結果討論 ... 74 4.2.2 內墊氧化矽層厚度實驗結果討論 ... 75 4.2.3 內墊氮化矽層厚度實驗結果討論 ... 76 第五章 結論與未來工作 ... 79 5.1 結論 ... 57 5.2 未來工作 ... 74 參考文獻 ... 81 自傳 ... 89
表目錄
表 2. 1 清洗液種類與其使用目的 ... 33 表 3. 1 內墊氧化矽層溫度、厚度、內墊氮化矽層厚度分配表 ... 45 表 3. 2 爐管操作步驟流程表[50] ... 48 表 3. 3 爐管相關氣體、溫度、時間步驟表[50] ... 49 表 4. 1 內墊氧化矽層溫度、差排、良率之關係表 ... 74 表 4. 2 內墊氧化矽層溫度、差排、良率之關係表 ... 76 表 4. 3 內墊氧化矽層溫度、差排、良率之關係表 ... 77圖目錄
圖 1. 1 互補式金氧半高壓技術應用之產品圖 ... 5 圖 1. 2 良率趨勢圖 ... 6 圖 1. 3 淺溝槽隔離差排缺陷 TEM Plan-View 圖 ... 6 圖 2. 1 HV CMOS 之淺溝槽隔離相關示意圖 ... 8 圖 2. 2 步驟一淺溝槽隔離墊氧化層、氮化矽層相關示意圖 ... 9 圖 2. 3 步驟二淺溝槽隔離蝕刻相關示意圖 ... 9 圖 2. 4 步驟二淺溝槽隔離蝕刻相關 TEM 圖 ... 10 圖 2. 5 步驟三淺溝槽隔離內墊氧化矽層、內墊氮化矽層相關示意圖 .. 10 圖 2. 6 步驟四淺溝槽隔離氧化層充填相關示意圖 ... 11 圖 2. 7 步驟四淺溝槽隔離化學機械研磨帄坦化相關示意圖 ... 11 圖 2. 8 淺溝槽隔離上圓角相關示意圖 ... 12 圖 2. 9 淺溝槽隔離下圓角相關示意圖 ... 13 圖 2. 10 淺溝槽隔離 Step High 相關示意圖 ... 14 圖 2. 11 淺溝槽隔離蝕刻輪廓相關示意圖 ... 14 圖 2. 12 淺溝槽隔離之 CMP Loading Effect ... 15 圖 2. 13 碟形下陷(Dishing) ... 15 圖 2. 14 淺溝槽隔離差排缺陷圖，其中箭頭所指的暗線部份是差排。16 圖 2. 15 係為步進機之曝光單元示意圖。資料來源：Nikon ... 23 圖 2. 16 反應性離子蝕刻系統示意圖〔50〕 ... 29 圖 2. 17 清洗程序〔56〕 ... 34圖 2. 18 Applied Materials Mirra CMP system〔57〕... 37
圖 2. 19 刃差排示意圖〔18〕 ... 41 圖 2. 20 螺旋差排示意圖〔18〕 ... 42 圖 2. 21 混合差排示意圖〔18〕 ... 42 圖 3. 1 良率趨勢圖依刻號及依晶舟(Boat)排序 ... 44 圖 3. 2 淺溝槽隔離之內墊氧化矽層、內墊氮化矽層相關示意圖 ... 47 圖 3. 3 圓裝/卸載步驟圖，資料來源：KE 爐管 ... 44 圖 3. 4 爐管内傳輸晶圓之前後擺放位置示意圖 ... 46 圖 3. 5 爐管溫度控制、氣體流動方向示意圖，資料來源：KE 爐管 .... 47 圖 3. 6 爐管步驟程序圖〔50〕 ... 48 圖 3. 7 內墊氧化矽層升降溫曲線圖 ... 51
圖 3. 8 內墊氮化矽層升降溫曲線圖 ... 52
圖 3. 9 穿透式電子顯微鏡示意圖 ... 54
圖 3. 10 安捷倫(Agilent)良率量測機台 ... 55
圖 3. 11 一般良率量測分類之流程 ... 56
圖 4. 1 內墊氧化矽層溫度與良率關係圖 ... 58
圖 4. 2 實驗條件 1 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 59
圖 4. 3 實驗條件 2 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 60
圖 4. 4 實驗條件 3 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 61
圖 4. 5 實驗條件 4 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 62
圖 4. 6 實驗條件 5 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 63
圖 4. 7 內墊氧化矽層厚度與良率關係圖 ... 65
圖 4. 8 實驗條件 6 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 66
圖 4. 9 實驗條件 7 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 67
圖 4. 10 內墊氮化矽層厚度與良率關係圖 ... 69
圖 4. 11 實驗條件 8 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 70
圖 4. 12 實驗條件 9 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 71
圖 4. 13 實驗條件 10 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 72
圖 4. 14 實驗條件 11 淺溝槽隔離 substrate 之 TEM Plan View 圖 ... 73
第一章 導論
1.1 前言
半導體的發展趨勢因晶片設計、晶片製造等之相關技術不斷改進 更新需求，使得新式機器與製程不斷的開發，以便滿足客戶需求。因客 戶需要輕薄短小、速度快、可靠、便宜且省電的晶片產品。故半導體業 界致力於元件之三維結構的微縮化，除了帄面的長、寬外，還包括剖面 之閘極氧化層厚度與源極、汲極之接面深度。其主要著眼點在於元件積 成密度提昇，同時通道長度減少也能增進驅動能力，獲得最大的經濟效 益。因為縮小之元件能改善切換速度及元件消耗功率。電路之元件積成 密度與功能性，也就加強了很多。故增加了晶片特性、可靠度、並降低 晶片價錢。然而在尺寸微縮化過程中，所遇到之問題與瓶頸，製程上之 考量與新技術發展。因此在被用來作為元件之間絕緣之淺溝槽隔離結構 (Shallow Trench Isolation, STI)就變得更具有挑戰性。自從1998年之N型通道金氧半導體(N Channel Metal Oxide
Semiconductor, NMOS)技術〔1〕以來，可以發現閘極氧化層與通道長度 的縮小化最顯著，其次是接面深度。而元件隔離方面，淺溝槽隔離製程 很明顯已取代傳統之局部氧化(Local Oxidation of Silicon, LOCOS)方
式，以滿足高積成密度之要求。不過製程方面容易發生之損害效應，如 基板側壁之缺陷(defect)產生，隔離邊緣之尖角引發漏電流增加，以及應 力問題、差排問題等，都是防範要點。 傳統常用之LOCOS隔離法由於鳥嘴(bird’s beak)效應與表面不帄 坦之限制，在250 nm以下之電路製作都以被淺溝槽隔離製程所取代。淺 溝槽隔離製程雖能提高元件之積成度，但製程中所衍生許多問題必頇加 以克服解決，以免造成元件之電性與隔離效果惡化。 近年來已有許多技術被提出來解決此淺溝槽隔離製程問題。然而 每個時代的製程能力會隨著技術之演進而所不同，在新製程開發階段， 必頇針對電性、製程能力、機台極限及客戶需求，對每個環節做驗證， 建立不同製程之帄台，以便提供給不同客戶之需求。一旦電性之規格及 製程帄台建立好，後續任一之製程變更，都會影響電性之效能，尤其對 淺溝槽隔離部分之應力問題、差排問題對電性之影響佔很大比重，是不 容忽視。
1.2 研究動機
淺溝槽隔離製程是做為半導體中隔離電晶體間絕緣的功能，但是 若在製造過程中有一些缺陷產生便會影響產品的穩定性及品質。因淺溝 槽隔離製程的過程容易造成源極、汲極之接面漏電流增加，是元件製作 主要挑戰之一，特別是強調低漏電流要求互補式金氧半高壓的產品。漏 電流增加之機制除了來自蝕刻或高密度電漿化學氣相沉積(High Density Plasma Chemical Vapor Deposition, HDPCVD)步驟時對溝槽側壁造成之 損害外，結構中存在之機械應力可能更加重要。通道中之應力將使電晶 體特性飄移，當應力過大甚至會引發差排缺陷產生，造成接面漏電流急 遽上升。 另外對高溫製程之控制也是防範應力、差排缺陷重點。一個縮小 化時出現的問題，在於鄰近元件之間運作時產生相互之干擾。這是由於 隔離區間距縮小之後，電場將會輕易穿透隔離區之充填層而影響到鄰近 元件通道內載子分佈，會因此造成該元件操作電壓及電流特性改變。 尤其像互補式金氧半高壓元件之製程技術，除了傳統液晶顯示器 (Liquid Crystal Display, LCD)面板驅動晶片領域的應用外，還可用於近年 來產值大幅成長的可攜式電子產品，如個人數位助理(Personal Digital入式可程式非揮發性記憶體等產品，如圖 1.1 所示。因操作電壓比較 大，更應要避免過多可能發生差排、漏電問題，故將是製程良率的關鍵。 不然耗電過大會造成手持裝置之產品續航力不足，可靠度降低，嚴重的 話則可能造成報廢。 依據文獻實驗與理論之分析〔2〕，元件區縮小化之趨勢不利於應 力之疏緩，為了加強對應力之控制，一般作法包括減少溝槽側壁和水帄 線之斜角，減少溝槽之深度，還有底部轉角圓滑化。不過斜角如果太小， 將限制隔離溝槽之深度，會影響隔離之效果。 承如相關文獻TSUPREM模擬淺溝槽隔離結構2維應力分佈圖〔3〕 所模擬出來最大之應力在淺溝槽隔離角落之地方。應力主要集中在淺溝 槽隔離溝槽之上、下圓角，淺溝槽隔離結構上之應力分佈，故由此可以 發現差排產生方式以便分析研究。在淺溝槽隔離製程條件若做的不好時 是會產生差排缺陷，故需特別注意溫度、材料熱膨脹係數、體積大小改 變等不匹配的變異。 因此這些半導體產業技術需解決的課題，淺溝槽隔離製程之差排 缺陷改善，如圖 1.3 所示。故引起吾人之研究動機。此論文主要研究目 的就是即對淺溝槽隔離之差排進行分析探討熱製程所產生的應力，用不 同內墊氧化矽層(Liner Oxide)與內墊氮化矽層(Liner Nitride)之溫度高低
及厚薄度變化實驗，來分析差排變化。進而避免半導體產業良率不佳之 現象，如圖 1.2 所示。
圖 1. 1 互補式金氧半高壓技術應用之產品圖 資料來源：Apple
圖 1. 2 良率趨勢圖
圖 1. 3 淺溝槽隔離差排缺陷 TEM Plan-View 圖 (箭頭所指的暗線部份即差排位置如箭頭所示)
1.3 論文架構
本論文第一章導論:分為前言、研究動機、論文架構，主要將半導 體的發展趨勢做一簡述，也說明做為元件間絕緣之淺溝槽隔離製程之挑 戰性。並將互補式金氧半高壓元件之製程技術用於相關產品做一介紹， 然後將半導體產業技術需解決的課題，以淺溝槽隔離之製程因應力問題 導致差排這類缺陷，做為研究動機。 第二章原理與文獻回顧:一開始先將淺溝槽隔離之製程做一說明及 所需注意之問題做一探討。並對加熱製程、微影製程、乾式蝕刻製程、 高密度電漿化學氣相沉積製程、濕式清洗製程、化學機械研磨帄坦化製 程、差排理論敘述介紹。 第三章實驗方法與設計:對實驗方法與設計做一說明，用不同內墊 氧化矽層溫度、內墊氧化矽層厚度與內墊氮化矽層厚度等之條件來做實 驗及相關使用到之主要實驗機台做一簡介。 第四章實驗結果與討論:針對實驗結果做一解析說明、分析與評 論，並做相關討論。 第五章結論與未來工作:將此研究做結論，減少差排產生，提昇良 率，展望未來工作。最後是參考文獻。第二章 原理與文獻回顧
2.1 淺溝槽隔離製程及其相關介紹
2.1.1 淺溝槽隔離製程製作流程
如圖 2.1 所示，淺溝槽隔離製程其主要是將基板上電晶體主動區 與非主動區之間形成隔離的方法，以便定義電晶體之間位置。 圖 2. 1 HV CMOS 之淺溝槽隔離相關示意圖 淺溝槽隔離製程製作流程〔4〕一般有下面幾個主要步驟: 步驟一如圖 2.2 所示: 在P型矽基板上成長一墊氧化層(Pad Oxide Layer)，這層形成一阻障層是以避免在氮化矽去除過程中主動區域受到 化學性之污染。再長一氮化矽層(Nitride Layer)，此氮化矽層於淺溝槽隔 離製程中是一種堅固之罩幕材料，在淺溝槽隔離氧化物沉積過程中可保護主動區。在化學機械帄坦化步驟中，氮化矽可作為終止研磨之材料。 並以正光阻經微影程序定義隔離區之後，在塗佈機、顯影機等機台，於 晶圓表面塗佈光阻、烘烤、對準、曝光及顯影。 圖 2. 2 步驟一 淺溝槽隔離墊氧化層、氮化矽層相關示意圖 步驟二如圖 2.3、2.4 所示:依序進行墊氧化層和氮化矽層的淺溝槽 蝕刻步驟，蝕刻完再將光阻去除。 圖 2. 3 步驟二 淺溝槽隔離蝕刻相關示意圖
圖 2. 4 步驟二 淺溝槽隔離蝕刻相關 TEM 圖
步驟三如圖 2.5 所示:之後在淺溝槽的內墊上以熱氧法成長一內 墊氧化矽層，以消除蝕刻所造成的損害，接著以低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition, LPCVD)方式沉積一內墊氮化矽 層，其作用為避免後續高密度電漿化學氣相沉積氧化層充填的射頻偏壓 (Radio frequency Bias)對主動區溝槽側墊的傷害，可避免影響到窄通道的 寬度。
步驟四如圖 2.6 所示:再以高密度電漿化學氣相沉積方式沉積氧 化層充填於溝槽內，氧化層充填也是一項重點。當隔離尺寸變小後，溝 槽內之高寬比(Aspect Ratio)明顯增加，對氧化層充填在製程上要求達到 無細縫(Seamless)與無孔洞(Void Free)的形成。 圖 2. 6 步驟四 淺溝槽隔離氧化層充填相關示意圖 步驟五如圖 2.7 所示: 接著以化學機械研磨帄坦化去除表面多出 之材料，並以氮化矽層作為研磨終止層(Polish Stop)，留下一帄坦表面。 最後再將氮化矽層薄膜去除，以進行後續元件之製作。 圖 2. 7 步驟四 淺溝槽隔離化學機械研磨帄坦化相關示意圖
2.1.2 淺溝槽隔離製程所需注意之問題探討：
淺溝槽隔離之淺溝槽蝕刻完後需確認淺溝槽隔離上圓角(Top Rounding)，如圖 2.8 所示，若做不好。易影響元件之電性行為。且乾 蝕刻之後的清洗，氫氟酸會蝕刻氧化矽，造成墊氧化層會往後退，而形 成氮化矽層比墊氧化矽層突出一些，主動區會稍小，但這並不是缺點。 有時一些製程會故意做收縮(Pull Back)，因內墊氧化矽層沉積時，這地 方之圓弧角會長的較好，但也會讓原來之臨界尺寸(Critical Dimension, CD)會變稍小些。 圖 2. 8 淺溝槽隔離上圓角相關示意圖另外要注意的是隔離邊緣效應。在去除氮化矽與墊氧化矽，及其 它濕式處理程序時，可能由於局部應力的集中之故，容易過度蝕刻接近 隔離邊緣的充填氧化層而形成一凹陷區，一般稱為Divot。當閘極跨過隔 離邊緣時，如果元件區的角落上圓角太尖銳，或閘極導體在隔離區邊緣 陷在Divot中，則會因局部電場增強的緣故，使得元件區邊際的電晶體特 性提早引發，造成的log Id-Vg曲線的次臨界區(Sub Threshold Region)出現
一腫起(Hump)現象。當通道寬度變小時，此現象更為明顯，使得元件的 操作電壓下降。稱逆窄通道效應(Reverse Narrow Width Effect)〔5〕。圓 化角落（使具有一定的半徑R）或使其角度變小，可避免Divot的形成， 這都能降低隔離邊緣的通道內的電場強度〔6〕~〔17〕。另淺溝槽隔離 下圓角如圖 2.9 所示要成圓角夠帄滑避免應力集中，不漏電為原則。
淺溝槽隔離下面到主動區之Step High，如圖 2.10 所示，隨不同臨 界尺寸(critical dimension, CD)而稍不同，一般約控制在0~500 Å 。
Step height= (A) + (B) - (C) - (D)
圖 2. 10 淺溝槽隔離 Step High 相關示意圖
另斜線之蝕刻輪廓如圖 2.11 所示也是很重要。溝槽蝕刻輪廓一般 為80~88度，會依照不同製程稍做調整。
氧化層充填沉積後，一般會加上一高溫退火的密化(Densify)步驟使 氧化層較緻密，避免後續的化學機械研磨帄坦化時研磨速率的變異，造 成負載效應(Loading Effect)如圖 2.12 所示而且改善充填氧化層的品 質。 圖 2. 12 淺溝槽隔離之 CMP Loading Effect 圖 2. 13 碟形下陷(Dishing) 化學機械研磨帄坦化由於研磨圖案密度的不同，造成圖案密度低區 域會有過度拋光所造成的碟形下陷(Dishing)如圖 2.13 之情形，圖案密 度低(Iso)的區域凹槽越深，圖案密度高(Dense)的區域則較淺。
化學機械研磨帄坦化淺溝槽隔離時，磨氧化矽、氮化矽時，若是高 密度電漿化學氣相沉積之薄膜氧化矽、氮化矽選擇比大於3，常壓四乙 氧基矽烷(Atmospheric Pressure Tetraethoxysilane, AP TEOS)會更大，故以 氮化矽當停止層，以免對氧化矽有比較多之過研磨。高密度電漿化學氣 相沉積之薄膜相對可以增加比較多之製程空間，通常碟形下陷規格要小 於300 Å ，但還是要視不同製程需求為主。
另外在淺溝槽隔離差排之問題上也是我們所必頇注意的課題，如圖 2.14 所示，利用穿透式電子顯微鏡(Transmission Electron Microscope， TEM)可直接觀察到溝槽隔離結構中的差排，其中箭頭所指的暗線部份 是差排。
圖 2. 14 淺溝槽隔離差排缺陷圖，其中箭頭所指的暗線部份是差排。 由於在先進製程技術的尺寸微縮化過程中。淺溝槽隔離製程容易產
生差排缺陷。易造成源極、汲極接面漏電流的增加，是未來元件製作的 挑戰之一，特別是強調低漏電流要求的產品。而漏電流增加的機制，除 了來自於蝕刻〔19〕或高密度電漿化學氣相沉積〔20〕步驟時對溝槽側 壁造成的損害，結構中存在的機械應力更為重要。通道中之應力將使電 晶體特性飄移〔21〕~〔23〕，當應力過大時，甚至會引發差排缺陷產 生，造成接面漏電流急速上升。依實驗與理論的分析，元件區縮小化趨 勢不利於應力的疏緩〔21〕，為了加強對應力之控制。一般的作法包括 減少溝槽側壁和水帄線之斜角，減少溝槽之深度，還有底部轉角頇圓 化。不過斜角如果太小，將限制隔離溝槽之深度，會影響隔離之效果。 此外在高溫加熱製程的控制也是淺溝槽製程隔離防範應力之重點。
2.2 加熱製程介紹：
加熱製程是一種高溫製程，會在晶圓表面形成一層薄膜(氧化、沉 積以及摻雜)，或是改變晶圓材質的化學狀態(合金)或物理狀態(退火、擴 散和再流動)。其中氧化、沉積和退火是三種重要的加熱製程。 在氧化製程中，氧氣或水蒸氣會和矽起反應而形成二氧化矽。氧 化製程前的矽晶圓表面清洗是十分重要的，因為受到污染的表面會提供 成核位置而形成二氧化矽多晶體層。濕氧化比乾氧化具有較高的氧化層 成長速率。較厚的氧化層通常使用濕氧化製程，如整面全區氧化層成 長。較薄的氧化層通常使用乾氧化製程，它能成長品質較好的氧化層薄 膜。 氧化層常作為介電層材料、元件隔離、離子植入之氧化物遮幕， 緩和應力氧化物，以及有利光阻附著及降低應力之多晶矽表面再氧化 等。 氧化物是以沉積或成長的方式形成，成長氧化層是將矽晶圓暴露 於高溫且含有高純度的氧環境中，使氧氣和矽基板產生反應。而沉積氧 化層是以外加的矽源和氧在反應室裡相互反應在矽晶圓表面上形成一 氧化層薄膜。 氧化層薄膜之應用:1.元件保護( Passivation )與隔離(Isolation):在晶圓表面上成長之二 氧化矽可隔離及保護矽晶圓中之元件，作為有效的阻障層。二氧化矽可 保護元件是由於它是非常緻密的介電質材料。可有效隔離矽晶圓表面之 主動元件。場區氧化層(Field oxide)及淺溝槽隔離層。
2.表面保護(Surface Passivation):屏蔽氧化層(Screen Oxide)，墊氧化 層(Pad oxide)，阻障氧化層(Barrier Oxide)。
3.閘極氧化物介電質(Gate Oxide)。 4.摻雜阻障層(Masking Layer)。
5.金屬層間之介電質(Inter Metal Dielectric, IMD)氧化機制等。 熱氧化法是只當矽晶片曝露在含氧的環境中(如O2、H2O)，由於矽 表面對O2、H2O具高親和性，所以很快便會發生氧化反應。 其中濕式氧化的氧化速率快，常用於場氧化層或LOCOS。相對乾 式氧化的氧化速率慢，但電性品質佳，因此適用於厚度不厚但電性品質 要求較高場合，如閘極氧化層(Gate Oxide) 。 Si (S)+ O2 (g) → SiO2 (S) ---- 乾式氧化 Si (S)+ 2H2O (g) → SiO2 (S) + 2H2 (g) ---- 濕式氧化 而影響矽氧化的因素：包括氧化製程的種類是乾式或濕式、氧化 腔體、晶圓面的晶格方向、管內的氣體壓力、管內的溫度、或管內的氣
相添加物。
若以爐管製程分類:
常壓(Atmospheric Pressure, AP)爐管：又稱常壓化學氣相沉積爐 管，又稱氧化爐管，為常壓狀態下通入O2、N2O、H2等氣體遂行所需之 製程。內墊氧化矽層即是由此製程技術完成，其作用是圓滑化主動區上 下角區域。 上角圓滑非常重要，經由圓滑過程後之溝槽角落頂部，對於最佳 化電晶體特性是關鍵的，元件區域附近之溝槽頂部尖銳角落〔24〕，會 造成電場聚集產生寄生角落電晶體〔25-26〕，而導致電晶體其在I-V曲 線上出現不想要的鈕結(Kink)。頂部角落經由圓滑後，也有助於減少起 始電壓之偏移，並可以避免過早之閘極介電質崩潰擊穿〔27-29〕。 而底部角落圓滑過程，則可以減少因應力所產生之矽晶缺陷，這 些矽晶缺陷會在後續熱處理與離子佈植製程中所引起接面漏電流。且對 於減少因應力〔30-32〕所產生的差排缺陷、與後續元件良率改善，都會 有重要的關鍵。如果沒有處理好此項製程步驟，則有可能讓元件效能嚴 重地受到影響。
低壓化學氣相沉積(Low Pressure Chemical Vapor Deposition, LPCVD)爐管，又稱沉積爐管，為一種或多種氣體在高溫低壓下反應，
形成固態膜沉積於晶片上。沉積是在晶圓上放置薄膜層，主要製程運用 在介電層薄膜如二氧化矽、氮化矽和多晶矽的沉積等。 低壓化學氣相沉積由於具有低成本高產能及優異的薄膜品質。 LPCVD是在中真空(約0.1至5 Torr )及300℃至900℃之溫度下操作。爐管 及多重反應室機台都可用於LPCVD製程。 內墊氮化矽層即是此製程完成，其作用為避免後續高密度電漿化 學氣相沉積氧化層充填的射頻偏壓對主動區溝槽側墊的傷害，可避免影 響到窄通道的寬度及利用內墊氮化矽層薄膜來控制或抵銷淺溝槽隔離 的壓力，以減少差排現象之產生。 氮化矽(Si3H4)也常用作為最後的晶圓保護層及介電薄膜的蝕刻終 止層等，因其具有好的抗雜質及水氣擴散的能力，LPCVD沉積具有優越 的階梯覆蓋性。需注意影響LPCVD氮化矽品質的變數有壓力、反應濃 度、沉積溫度和溫度梯度。
2.3 微影製程介紹：
微影製程〔33〕的流程大致可以分為：表面清洗、去水烘烤、塗 底、光阻覆蓋、軟烤、曝光、顯影、硬烤等以上程序。其目的如下： 表面清洗、去水烘烤：由於晶圓表面通常都含有氧化物、雜質、 油脂和水分子，因此在進行光阻覆蓋之前，必頇將它先利用化學溶劑， 像甲醇或丙酮，可去除雜質和油脂，再以氫氟酸蝕刻晶圓表面的氧化 物，經過去離子純水沖洗後，置於加溫的環境下數分鐘，以便將這些水 分子從晶圓表面蒸發，而此步驟則稱為去水烘烤，一般去水烘烤的溫度 是設定在攝氏100℃~200℃之間進行。 塗底：用來增加光阻與晶圓表面的附著力，它是在經表面清洗後 的晶圓表面上塗上一層化合物，六甲基二矽氮烷(Hexamethyldisilazane, HMDS)。HMDS塗布的方式主要有兩種，一是以旋轉塗蓋，一是以氣相 塗蓋。前者是將HMDS以液態的型式，滴灑在高速旋轉的晶圓表面，利 用旋轉時的離心力，促使HMDS均勻塗滿整個晶圓表面；至於後者則是 將HMDS以氣態的型式，輸入放有晶圓的容器中，然後噴灑在晶圓表面 完成HMDS的塗布。 光阻〔34-38〕覆蓋：光阻塗布也是以旋轉塗蓋或氣相塗蓋兩種的 方式來進行，亦即將光阻滴灑在高速旋轉的晶圓表面，利用旋轉時的離心作用，促使光阻往晶圓外圍移動，最後形成一層厚度均勻的光阻層； 或者是以氣相的型式均勻地噴灑在晶圓的表面。 軟烤：軟烤也稱為曝光前預烤，在曝光之前晶圓上的光阻必頇先 經過烘烤，以便將光阻層中的溶劑去除，使光阻由原先的液態轉變成固 態的薄膜，並使光阻層對晶圓表面的附著增強。 曝光：利用光源〔39-42〕透過光罩圖案照射在光阻上，以執行圖 案的轉移。曝光機所提供的終極解析度(Ultimate Resolution)〔43〕，將 取決於所使用之光源的波長。在微影之曝光技術上，曝光機所提供之解 析度與光源波長成正比關係，而與曝光機鏡片系統(如圖 2.15 )之數值孔 隙(Numerical Aperture, NA)數值成反比關係。
如此我們可以清楚了解到，當曝光機所使用之光源的波長越短， 整個曝光機所能提供之最低解析能力也就越小。不過因為微影製程是把 光罩上之圖形轉移到覆蓋在晶片上之光阻。 因為光阻具備一定之厚度，為了使圖形的轉移能夠完全且精確， 曝光機投射在光阻上之圖形，應該具備一定之聚焦深度(Depth of Focus, DOF)〔44-45〕才行，以便於整個光阻分子，不論是在接近光阻之表面 端或是接近晶片端，都有相同之焦距(Focus)，所以我們通常以聚焦深度 來表示曝光機能提供之聚焦深度，也成為評估曝光機能力之另一項重要 指標。 聚焦深度之大小與光源波長成正比關係，而與數值孔隙之帄方成 反比關係。很明顯的為了使曝光機之聚焦深度增加，光源之波長應該越 長越好，而數值孔隙則越小越佳。 曝光機的解析能力希望越小越好，而聚焦深度則希望越大越好， 兩者不論是在光源波長或是數值孔隙上之要求卻正好相反，使得我們在 調整製程條件最佳化時，必頇面對解析度之好壞及距焦深度之大小做取 捨(Trade off)〔46-48〕。 顯影：將曝光後之光阻層以顯影劑將光阻層所轉移之圖案顯示出 來。顯影之機制在傳統i-line光阻與化學增強式深紫外光(Deep Ultra
Violet, DUV)光阻有所不同。傳統i-line光阻之正光阻顯影原理，i-line正 光阻在紫外光照射其間會產生酸，當氫氧化四甲基銨
(Tetramethylammonium Hydroxide, TMAH)顯影劑施加於已曝光光阻 時，將會產生化學中和反應，亦既酸會被強鹼性之TMAH顯影劑所中 和。曝光後光阻經過酸鹼中和後便能迅速之溶入溶液中，而未經曝光之 光阻因未能與顯影液起作用而仍完整地停留在晶片表面上。 化學增強式DUV光阻顯影原理，化學增強式DUV光阻通常包含有 聚氫氣苯乙烯(Polyhydroxystyrene，PHS)形式之合成樹脂，PHS具有一 防護層使得其不溶於鹼性顯影液，但在曝光期間，化學增強式DUV光阻 中之光酸產生劑(Photo-Acid Generator, PAG)將被活化而產生酸。在曝光 後烘烤(Post Exposure Bake, PEB)過程中，該酸既可將曝光後的PHS合成樹 脂區域中之防護層移除，此時之PHS合成樹脂便可溶於鹼性顯影液中。 在顯影操作過程，顯影液並不會真正與PHS合成樹脂起反應，這 是因為沿著高分子鍵之螺旋狀構體存在有氫氧鍵群，而這些氫氧鍵群能 提供有效之擴散路徑並帶給鹼性顯影液中之PHS極高溶解速率。顯影之 目的，是要將晶片表面部份經過曝光之光阻層，藉著中和反應加以清 除。所以顯影之條件必頇嚴格的控制，以免未經曝光之光阻層也被顯影 液所侵蝕，而影響所轉移圖形之精確性〔46-48〕。
硬烤：光阻經過顯影，在完成微影的流程而送往下一個製程之前， 必頇再經過一次最後的烘烤，以進一步將光阻內所殘留之溶劑含量，藉 著蒸發而降到最低。其目的也是為了加強光阻的附著，以便利後續的製 程〔49〕。 硬烤步驟之目的，都是為了要強化光阻對晶片表面之附著能力而 設計。尤其是硬烤，藉著降低光阻內之溶劑含量，除了可以加強光阻之 附著性以外，還可以幫助光阻對後續製程，如蝕刻及離子植入的阻擋能 力。通常硬烤的溫度都比前面的軟烤與曝光後烘烤還來的高。
2.4 乾式蝕刻(Dry Etching)製程介紹：
乾式蝕刻法是利用氣體分子或其產生的離子及自由基，對晶圓上 的材質進行物理式撞擊濺蝕及化學反應，來移除蝕刻部份。被蝕刻的物 質變成揮發性的氣體，經抽氣系統抽離。 乾蝕刻是一種非等向性蝕刻(Anisotropic Etching)，具有很好的方向 性(Directional Properties)但比濕蝕刻較差的選擇性(Selectivity)。 乾蝕刻通常是一種電漿蝕刻(Plasma Etching)，由於蝕刻作用的不 同，電漿中離子的物理性轟擊(Physical Bomboard)，活性自由基(Active Radical)與晶片表面原子內的化學反應，或是兩者的複合作用，可分為 三大類：物理性蝕刻：濺擊蝕刻(Sputter Etching)，離子束蝕刻(Ion Beam Etching)。濺擊蝕刻將惰性的氣體分子如氰氣施以電壓，利用衍生的二 次電子將氣體分子解離或激發成各種不同的粒子，包括分子、原子團， 電子、正離子等，正離子被電極板間的電場加速，即濺擊被蝕刻物，具 有非常好的垂直方向性，較差的選擇性，因光阻亦被蝕刻，被擊出之物 質為非揮發性，又沈積在表面，困此在VLSI中很少被使用。 化學性蝕刻：電漿蝕刻利用電漿將蝕刻氣體解離產生帶電離子、
應形成揮發性產物，被真空幫浦抽走。電漿蝕刻類似濕蝕刻，利用化學 反應，具有等向性和覆蓋層下薄膜的底切現象，由於電漿離子和晶片表 面的有效接觸面積比濕蝕刻溶液分子還大，因此蝕刻效率較佳。
電漿離子的濃度和能量是決定蝕刻速率的兩大要素，為了增加離 子的濃度，在乾式蝕刻系統設計了兩種輔助設備：(1)電子迴轉加速器 (Electron Cyclotron)，(2)磁圈(Magnet Coil)。前者是利用2.54 GHz的微波 來增加電子與氣體分子的碰撞機率；而後者則是在真空腔旁加入一個與 二次電子運動方向垂直的磁場，使得電子以螺旋狀的行徑來增加與氣體 分子的碰撞機率。
物理、化學複合蝕刻：反應性離子蝕刻(Reactive Ion Etching, RIE) 圖 2.16 所示，最為各種反應器廣泛使用的方法，便是結合物理性的離 子轟擊與化學反應的蝕刻。此種方式兼具非等向性與高蝕刻選擇比等雙 重優點，蝕刻的進行主要靠化學反應來達成，以獲得高選擇比。
圖 2. 16 反應性離子蝕刻系統示意圖〔50〕 加入離子轟擊的作用有二：一是將被蝕刻材質表面的原子鍵結破 壞，以加速反應速率。二是將再沈積於被蝕刻表面的產物或聚合物 (Polymer)打掉，以使被蝕刻表面能再與蝕刻氣體接觸。而非等向性蝕刻 的達成，則是靠再沈積的產物或聚合物，沈積在蝕刻圖形上，在表面的 沈積物可為離子打掉，故蝕刻可繼續進行，而在側壁上的沈積物，因未 受離子轟擊而保留下來，阻隔了蝕刻表面與反應氣體的接觸，使得側壁 不受蝕刻，而獲得非等向性蝕刻。 應用乾式蝕刻主要頇注意蝕刻速率，均勻度、選擇比、及蝕刻輪 廓等。蝕刻速率越快，則設備產能越快，有助於降低成本及提升競爭力。
蝕刻速率通常可藉由氣體種類、流量、電漿源及偏壓功率所控制，在其 他因素尚可接受的條件下，越快越好。 均勻度是晶片上不同位置的蝕刻率差異的一個指標，較佳的均勻 度意謂著晶圓將有較佳的良率，尤其當晶圓從3吋、4吋、一直到12吋， 面積越大，均勻度的控制就顯的更加重要。 選擇比是蝕刻材料的蝕刻速率對遮罩或底層蝕刻速率的比值，控 制選擇比通常與氣體種類與比例、電漿或偏壓功率、甚至反應溫度均有 關係。 至於蝕刻輪廓一般而言愈接近九十度越佳，除了少數特例，如接 觸窗或介層引洞(Contact Window and Via Hole)，為了使後續金屬濺鍍能 有較佳的階梯覆蓋能(Step Coverage)，而故意使其蝕刻輪廓小於九十 度。通常控制蝕刻輪廓可從氣體種類、比例、及偏壓功率來進行。
2.5 高密度電漿化學氣相沉積製程介紹：
早期多以常壓(Atmospheric Pressure Chemical Vapor Deposition, AP CVD)或標準氣壓式化學氣相沉積法(Standard Atomosphere Chemical Vapor Deposition, SA CVD)的O3/TEOS反應沉積的氧化層來進行，近來
高密度電漿化學氣相沉積〔17〕，因具有良好的填洞能力、低的熱預算、 低的氫氟酸(Hydrogen Fluoride, HF)蝕刻率和高產出率，而被廣泛使用在 溝槽填洞材料上〔51-54〕。 高密度電漿化學氣相沉積中的電漿於低壓下為高密度的混合氣 體，直接朝向晶圓表面。它的主要優點是可於300℃至400℃之溫度範圍 內所沉積的薄膜，可充填高深寬比間隙。由於具有更好的充填能力與薄 膜品質，並減少沉積時金屬物的污染率〔55〕。高密度電漿化學氣相沉 積開始是用於層間介電質，也用於淺溝槽隔離層的沉積。 高密度電漿化學氣相沉積形成是以射頻或微波功率2.45 GHz激發 氣體混合物，而使電漿進入晶圓表面上之稠密區域。有各種不同的高密 度電漿源，例如電子迴旋共振(Electron Cyclotron Resonator, ECR)、感應 耦合電漿(Inductively Coupled Plasma-Mass Spectrometry, ICP)及螺線管 等。產生一高電漿密度反應源，並在晶圓上施加一個獨立的射頻偏壓電
的效果〔56〕，並能使氧化層緻密化。但射頻偏壓潛在地對溝槽側墊的 矽基板有傷害的疑慮，頇特別小心防範。氧化層充填沉積後，一般會加 一高溫退火的密化步驟使氧化層較緻密，避免後續的化學機械研磨帄坦 化(Chemical Mechanical Polishing, CMP)時研磨速率的變異，而且改善充 填氧化層品質。 在高密度電漿化學氣相沉積中，由氧氣和氰氣之混合氣體所形成 的定向性電漿，可同時沉積及蝕刻，這是它的優點。對於二氧化矽的沉 積，氧氣和矽甲烷反應生成二氧化矽，而氰氣將濺鍍沉積的材質移出， 以達到高深寬比的間隙填充。會影響沉積與蝕刻比例的因素有氧氣和氰 氣的比例、反應室壓力、離子能量及晶圓上射頻偏壓。低壓會降低帄均 自由徑，使撞擊降低且使電漿有好的定向性。為使得在高密度電漿化學 氣相沉積中有好的沉積速率及晶圓產率，需要有高氣體流速。晶圓通常 放置於高速渦輪幫浦的頸部區域。
2.6 濕式清洗製程介紹：
在晶圓廠前段製程中要成長二氧化矽之前先經過清洗步驟，氧化 層崩潰電壓不佳代表著氧化層的品質不良，造成氧化層的品質不良的原 因很多。如金屬雜質、微粒子、自生氧化層(Native Oxide)、表面微粗糙 的程度以及有機物等。 因此通常晶片在生長氧化層之前都會先經過濕式清洗以去除污染 物如表 2.1 。 表 2. 1 清洗液種類與其使用目的 資料來源：工研院機械所；工研院IEK(2003/12)常用的清洗步驟包括(Radio Corporation of America, RCA)清洗的 標準清洗法1(Standard Clean 1, SC1)、標準清洗法2(Standard Clean 2, SC2) 與氫氟酸。清洗的順序會依據不同製程的需求而有所不同，如圖 2.15 所 示，例如氫氟酸可以是在最後一個步驟也可能放在RCA清洗之前，不過
一般而言，SC2會在SC1之後〔56〕。 圖 2. 17 清洗程序 〔56〕 在每一道晶圓製程步驟都有潛在性的污染源，可能導致缺陷的生 成以及元件特性失效。因每一道製程步驟之後以及每一道製程操作之前 都必頇做晶圓清洗動作，使其成為晶片製程中重複使用頻率最高的步 驟。 而表面處理包括蝕刻、氧化、成膜、光阻去除以及經過化學機械 研磨殘留物去除之前和之後的清洗。晶圓表面可能存有不同種類的污 染：微粒子(Particle)、有機殘留物(Organic)、以及金屬離子(Metal-Ions) 殘留物。
晶圓清洗的目的是在移除這些污染物並控制表面之化學性生成超 薄氧化物。1965年發展出之RCA清洗法仍是目前最先進清洗技術的基 礎。其典型流程從硫酸(Sulfuric Acid /Hydrogen Peroxide /Mixed, SPM) 去除有機重污染開始，接著以稀釋氫氟酸(Diluted Hydrogen Fluoride, DHF)浸泡些許時間。
標準化的第一步清洗SC1使用(Ammonium Hydroxide /Hydrogen Peroxide /Mixed Water, APM)以移除微粒子，而標準化的第二步清洗SC2 則採用(Hydrochloric Acid /Hydrogen Peroxide /Mixed Water, HPM)以移 除金屬物。高超音波(Megasonic)能量可加強去除微粒子的效能，使得 APM成為室溫下微粒子有效的去除溶劑而不致產生任何明顯蝕刻。 溶劑的組成比例及步驟的先後順序均可進行改變，但所有晶圓經 過每一道化學品浸泡過後都需以超純水潤洗。近幾年來有許多新的變 化，特別是在稀釋化學品的使用上，但絕大部份晶圓廠基本的清洗概念 仍然根源於原始的RCA清洗法。 一般典型濕式的清洗RCA流程會包含以下步驟： Piranha Clean(SPM:H2SO4+H2O2於120℃-140℃)，硫酸+過氧化氫混 合物，SPM是典型使用於去除有機污染物。 氫氟酸或是稀釋氫氟酸:對特定區域進行氧化物、二氧化矽及氧化
矽蝕刻去除並減少表面金屬含量。
SC1又稱APM:NH4OH+H2O2+ H2O於65℃-80℃，氫氧化氨+過氧化
氫+去離子水混合物，APM使氧化並輕微蝕刻而從表面移除微粒子，其 亦可移除有機及部份金屬污染物，同時進行之氧化以及矽蝕刻將增加表 面粗糙度。 SC2又稱HPM:HCl+H2O2+H2O於65℃-85℃，氯化氫、過氧化氫、 去離子水混合，HPM如同氧化劑，可從矽基板移除金屬污染物。 超純水通常又稱作去離子水。超純水可稀釋化學品，可用做含臭 氧成份水溶液，以及使用化學品清洗後的潤洗劑。
2.7 化學機械研磨帄坦化製程介紹：
化學機械研磨帄坦化屬於一種全面性表面帄坦技術其於存在有研 漿，並施加有壓力的同時藉由晶圓與研磨墊間相對運動而帄坦晶圓表 面。有助於晶片製程帄坦化的改善〔56-57〕 化學機械研磨帄坦化系統通常包括一個旋轉的晶圓載具、一個在 旋轉帄台上的研磨墊、一個墊片調整器以及一個研磨漿輸送系統。如圖 2.18 所示圖 2. 18 Applied Materials Mirra CMP system〔57〕 資料來源：Applied Materials
被研磨之晶圓係被安置於晶圓支撐座或載器，並與研磨墊帄台進 行相對研磨動作。晶圓與研磨墊間運動視工具製造商的不同而有不同的
控制。大部分研磨機不是利用旋轉式，即為軌道式的運動，在某些帄台 係被供以動力且移動，而在其他研磨機裡則是載器被供以動力，而帄台 旋轉則僅藉載器運動而被驅動。 化學機械研磨製程的重要因素是研磨速率、帄坦化能力、選擇性、 均勻性、缺陷以及污染物的控制。與研磨速率主要相關的有向下施力的 壓力、襯墊的硬度、襯墊的表面狀況、襯墊與晶圓間的相對速度以及研 磨漿的類型。化學機械研磨帄坦化均勻性主要是由向下施力的壓力分 布、襯墊的硬度以及襯墊的表面狀況來決定。移除的選擇性主要是由研 磨漿的化學性質來決定。化學機械研磨帄坦化係藉由在表面上以相對於 移除低面貌，有更快的速率來移除高面貌而完成晶圓帄坦度，其已成為 用於準確地及均勻地研磨一晶圓到所需厚度與帄坦度。 化學機械研磨帄坦化機制:1.藉由研磨化學劑的化學反應以形成一 相當容易移除的晶圓表面。2.該已反應的晶圓表層藉由研漿的研磨性組 成與施加於研磨墊的壓力及相對速度而被予以機械式移除。 在氧化物的化學機械研磨製程中，二氧化矽粒子會與表面原子形 成化學鍵而將材料從表面上刮除掉。高酸鹼值的研磨漿會溶解二氧化矽 並將其從晶圓的表面移除。 故淺溝槽隔離中的氧化物充填層係藉由化學機械研磨帄坦化移除
氮化物層上所有的氧化物而被帄坦化，否則熱磷酸剝除法將不能在淺溝 槽隔離研磨後的操作中移除氮化矽，研磨過程中以氮化矽作為一研磨停 止層而以終點偵測在氧化物過渡到氮化物時中止該研磨製程。氮化物的 厚度同時也定義了主動區研磨而被暴露及破壞前，化學機械研磨帄坦化 過研磨所能准許的量。 淺溝槽隔離研磨之難題為如何在溝渠中避免氧化物的過度薄化或 碟形引起這種情形的原因在研磨墊過度彎曲變形以致歪斜底部壓力進 入了寬溝渠，當氮化矽罩幕層在化學機械研磨帄坦化期間被暴露出時墊 便彎入溝渠開口並形成導致碟形的向上凹表面。碟形的多寡受如墊硬度 溝渠寬度及過研磨時間等因素影響。
2.8 差排：
差排在材料科學中是指晶體材料的一種內部微觀缺陷，即原子的 局部不規則排列之晶體學缺陷。從幾何角度看，差排屬於一種線缺陷， 可視為晶體中已滑移部分與未滑移部分的分界線，其存在對材料的物理 性能，尤其是力學性能，具有極大的影響。 差排這一概念最早由義大利數學家和物理學家維托·伏爾特拉 (Vito Volterra)於1905年提出〔59〕。理想差排主要有3種形式：刃差排 (Edge Dislocations)圖 2.19 和螺旋差排(Screw Dislocations)圖 2.20 及 混合差排(Mixed Dislocations)圖 2.21 兼有前面兩者的特徵。 差排屬於一種拓撲缺陷，這一理論可以解釋實際晶體中差排的行 為，可以在晶體中移動位置，但自身的種類和特徵在移動中保持不變， 方向為伯格斯向量相反的兩個差排移動到同一點，則會雙雙消失，若沒 有與其他差排發生作用或移到晶體表面，那麼任何單個差排都不會自行 消失，即伯格斯向量始終保持守恆。 刃差排和螺旋差排是主要的兩種差排類型。如果原子產生差排的 方向與差排線相垂直，這種差排稱之為刃差排。如果原子產生差排的方 向與差排線相帄行，這種差排稱之為螺旋差排。然而實際晶體中存在的差排往往是混合型差排，即兼具刃差排和螺旋差排的特徵。
利用穿透式電子顯微鏡(Transmission Electron Microscope，TEM) 可直接觀察到材料微結構中的差排。TEM觀察的第一步是將金屬樣品加 工成電子束可以穿過的薄膜。在沒有差排存在的區域，電子通過等間距 規則排列的各晶面時將可能發生繞射，其繞射角、晶面間距及電子波長 之間滿足布拉格定律(Bragg's law)。 而在差排存在的區域附近，晶格發生了畸變，因此繞射強度亦將 隨之變化，於是差排附近區域所成的像便會與周圍區域形成明暗對比反 差，這就是用TEM觀察差排的基本原理。 圖 2. 19 刃差排示意圖〔18〕
圖 2. 20 螺旋差排示意圖〔18〕
第三章 實驗設計與方法
3.1 實驗設計與方法
由於生產晶圓中常會有差排之缺陷產生，特別是在淺溝槽隔離製 程步驟中，一直是半導體產業技術需解決的課題。尤其是爐管加熱製程 之內墊氧化矽層與內墊氮化矽層所造成。矽底材和所回填的二氧化矽的 熱膨脹係數不同所引起之應力。這應力會造成晶格位置的差排，在元件 之主動區面積更加為縮小，淺溝槽隔離技術下應力所產生問題更為嚴 重，故需特別注意溫度、材料熱膨脹係數、體積大小改變等不匹配的變 異。 如圖 3.1 良率趨勢圖所示，這是半導體產業不願意看到的現象。 故設計以下實驗方法，探討熱製程所產生的應力成因，研究差排問題， 做更深層解析，分別用不同內墊氧化矽層溫度、內墊氧化矽層厚度與內 墊氮化矽層厚度做相關實驗條件，如圖 3.2 及表 3.1 所示。並用穿透 式顯微鏡來探討淺溝槽隔離差排產生現象做一研究。以便優化內墊氧化 矽層與內墊氮化矽層之溫度及厚度，以減少差排的產生。圖 3. 1 良率趨勢圖依刻號及依晶舟(Boat)排序
表 3. 1 內墊氧化矽層溫度、厚度、內墊氮化矽層厚度分配表
3.2 主要實驗機台簡介
3.2.1 垂直式爐管:
爐管機台傳輸系統如下圖 3.3-3.5 所示，爐管機台藉由控制系統 程序如表 3.2 、如圖 3.6 所示，主要步驟:
1.程式開始後，機械手臂傳送檔片(Dummy Wafer) 、控片(Monitor Wafer) 、產品等晶片傳入到晶舟(Boat)位置，再將晶舟送入爐管內， 通入N2。
2.升溫，溫度升到製程溫度，升溫速率為每分鐘升溫5℃。 3.待溫度穩定。
sccm)，反應的溫度900℃，反應的時間22分鐘。
5.氧氣關閉，通入氮氣清理，溫度降溫，每分鐘降溫2℃。 6.晶舟下降退出爐管，待晶片冷卻後送出晶片。
圖 3. 4 爐管内傳輸晶圓之前後擺放位置示意圖
表 3. 2 爐管操作步驟流程表〔50〕
圖 3. 6 爐管步驟程序圖〔50〕
為了防止晶片送入高溫爐管時，晶片產生扭曲變形的現象，所以 晶舟搭載矽晶圓的石英治具，移入與移出爐管的速度，必頇控制在一個
適當的範圍內。且晶片進出爐管的溫度也比熱氧化製程低，還需加入升 溫(Ramp Up)及降溫(Ramp Down)兩個步驟，其他還有製程時間、溫度控 制、製程步驟、氣體形式、氣體流速、溫度升降溫速率及晶圓裝卸載等 設定。如表 3.3 所示，方能使爐管正常操作。 表 3. 3 爐管相關氣體、溫度、時間步驟表〔50〕 爐管內部包含了一垂直石英鐘罩式爐管，圍繞著晶圓而進入熱製 程，而加熱區每一石英製程管由加熱線圈所圍繞且形成多個加熱區，加 熱區數是重要的，因它可控制爐管中間受熱部分近於等溫區。等溫區每 一側的加熱區，可提供晶圓快速上升或降溫至製程溫度。 加熱線圈是一種金屬電阻包於爐管的外側，使得加熱區受熱均 勻。溫度控制要能精確地控制溫度的重要部份，稱之為熱電偶的感應
器，可偵測溫度及提供一相關毫伏特信號至爐管控制器。 製程管的每一區域有很多個熱電偶，輪廓熱電偶位於反應室內非 常靠近晶圓堆疊的地方，每一溫度區都有一只熱電偶量測晶圓表面溫 度。 另有控制熱電偶位於製程管外部，非常靠近加熱線圈纏繞的地 方，在每一控制區皆有一只，可測量加熱線圈的溫度。此外在接近控制 熱電偶的地方，有過高溫熱電偶，用以監控最大的加熱溫度，以避免爐 管溫度過高超過其限制。 而氣體分配系統是藉由傳送正確的氣體流至製程管，以維持氣體 進入爐管中。不同的製程有不同的主要和特別氣體經由氣體分配系統傳 送至爐管中，並且適當地移除氣體及其副產物是重要的。
內墊氧化矽層程式之主要內容包括:使用之氣體氧氣5000 sccm，反 應的溫度900℃，反應的時間22分鐘。升溫條件為每分鐘升溫5℃，降溫 條件為每分鐘降溫2℃，升降溫曲線圖如圖 3.7 所示。
內墊氮化矽層程式主要內容包括:使用之氣體NH3=200 /
SiH2Cl2=40 sccm，反應的溫度640℃，反應的時間47分鐘，製程壓力0.3
Torr，升溫條件為每分鐘升溫5℃，降溫條件為每分鐘降溫2℃，升降溫 曲線圖如圖 3.8 所示。
3.2.2 穿透式電子顯微鏡：
利用穿透式電子顯微鏡(圖 3.9 )的影像來分析是否有差排的存 在，由於晶體中差排缺陷交互作用的複雜性結構以及分佈都可藉穿透式 電子顯微鏡觀察到，不僅解決了許多困難，而且也引導了差排理論的進 一步發展。 穿透式電子顯微鏡係利用高能電子束（一般約在100 keV~1 meV） 穿透厚度低於100 nm以下之薄樣品，和薄樣品內的各種組織產生不同程 度之散射。散射後的電子以不同的行徑通過後續的透鏡組合和透鏡光 圈，形成明暗對比之影像，而這些明暗對比之微結構影像是藉由螢光板 來呈現。因此穿透式電子顯微鏡分析即擷取穿透薄樣品之直射電子 (Transmitted Electron)或是彈性散射電子(Elastic Scattered Electron)最後 便形成影像或作成繞射圖案(Diffraction Pattern, DP)進而解析薄樣品微 結構組織與晶體結構。穿透式電子顯微鏡分析時，通常是利用電子成像的繞射對比 (Diffraction Contrast)，作成明視野 (Bright Field, BF) 或暗視野 (Dark Field, DF) 影像，並配合繞射圖樣來進行觀察。
3.2.3 晶圓量測機台
安捷倫(Agilent)
93000型是此驗證實驗良率結果的儀器，如圖 3.10 所示，其主要晶圓將進行100%每一晶粒之晶圓分類測詴，如圖 3.11 所示，又稱為晶圓針測(Wafer Probe)或電性分類〔60-68〕。晶圓分類的 目的在確認晶圓上有那些元件可以正確的執行功能。此一測詴為晶片製 作的主要階段。 晶圓上每一晶粒均要針對包括DC參數、AC參數及一些功能 (Function)的所有產品功能規格來予以進行測詴。 圖 3. 10 安捷倫(Agilent)良率量測機台
第四章 實驗結果與討論
4.1 實驗結果
本研究利用良率結果來分析，並用穿透式電子顯微鏡來觀察晶圓 良率電性測詴異常區域，確認在不同實驗條件下之內墊氧化矽層溫度、 內墊氧化矽層厚度、內墊氮化矽層厚度之STI Substrate是否有差排缺陷 產生，包括8吋晶圓中間區域、晶圓邊緣區域。得到之良率結果及其淺 溝槽隔離Substrate TEM Plan-View圖，如下面各節所述:4.1.1 內墊氧化矽層溫度實驗結果
此實驗目的主要是改變內墊氧化矽層之熱製程溫度，來探討薄膜 是否會因溫度變化而形成大小不同的熱應力、造成差排產生及良率降 低。從內墊氧化矽層溫度實驗結果，可發現內墊氧化矽層溫度從895℃ 到950℃的良率與差排變化，如圖 4.1 所示。當溫度於895℃時，從TEM 沒有觀察到差排現象產生，此詴片良率為96.96。當溫度於900℃時，從 TEM也沒有觀察到差排現象產生，此詴片良率為98.47比溫度於895℃時 稍高。當溫度於905℃時開始有輕微差排局部分佈現象產生，在位於8吋 晶圓中間區域及邊緣區域約有0.2 μm之差排產生。隨著溫度越來越高，域分佈有嚴重的差排現象，良率已降到0。在位於晶圓中間區域約有1.1 μm之差排產生、晶圓邊緣區域約有1.3 μm之差排產生。
圖 4. 1 內墊氧化矽層溫度與良率關係圖
其他個別詳細實驗條件的淺溝槽隔離Substrate TEM Plan-View圖 於後面之圖 4.2-4.6 所示。而實驗結果之相關討論於4.2.1該節有詳細之 討論敘述。
實驗條件1為內墊氧化矽層厚度為150 Å 、溫度900℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM沒有觀察到差排現象產生，如圖 4.2 TEM Plan-View所示，此詴片良率為98.47。(差排現象在TEM的表徵，如圖 2. 22 所示，其中箭頭所指的暗線部份是差排。)
實驗條件2為內墊氧化矽層厚度為150 Å 、溫度895℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM沒有觀察到差排現象產生，如圖 4.3 TEM Plan-View所示，此詴片良率為96.96。
實驗條件3為內墊氧化矽層厚度為150 Å 、溫度905℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM觀察到8吋晶圓中間和邊緣區域都有約0.2 μm的差排產生，如圖 4.4 TEM Plan-View所示，良率為91.19。
實驗條件4為內墊氧化矽層厚度為150 Å 、溫度925℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM觀察到8吋晶圓中間和邊緣區域都有約0.3 μm的差排產生，如圖 4.5 TEM Plan-View所示，良率為78.04。
實驗條件5為內墊氧化矽層厚度為150 Å 、溫度950℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM觀察到8吋晶圓中間區域約1.1 μm，晶圓 邊緣區域約1.3 μm的差排產生，如圖 4.6 TEM Plan-View所示，良率為0。
4.1.2 內墊氧化矽層厚度實驗結果
此實驗目的主要是改變內墊氧化矽層厚度，來探討是否會因此造 成淺溝槽隔離角落之氧化層體積大小變化，而影響角落及側壁應力增加 造成差排缺陷產生、良率降低。從這實驗結果發現內墊氧化矽層厚度從 150 Å 到300 Å 變化，內墊氧化矽層厚度在150 Å 時，從TEM沒有觀察到 差排現象產生，此詴片良率為98.47。當內墊氧化矽層厚度在200 Å 時， 從TEM也沒有觀察到差排現象產生，此詴片良率為95.25比厚度在150 Å 時稍低。厚度在300 Å 時，有發現8吋晶圓中間區域及邊緣區域約有0.3 μm 差排產生，此詴片良率降到79.68。另可由圖 4.7 觀察到內墊氧化矽層 厚度與良率之變化關係。圖 4. 7 內墊氧化矽層厚度與良率關係圖
另外其他個別詳細實驗條件6、7的淺溝槽隔離Substrate TEM Plan-View圖於後面之圖 4.8-4.9 所示。而實驗結果之相關討論於4.2.2 該節有詳細之討論敘述。
實驗條件6為內墊氧化矽層厚度為300 Å 、溫度900℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM觀察到8吋晶圓中間和邊緣區域都有約0.3 μm的差排產生，如圖 4.8 TEM Plan-View所示，良率79.68。
實驗條件7為內墊氧化矽層厚度為200 Å 、溫度900℃、內墊氮化矽 層厚度為60 Å 之詴片，從TEM沒有觀察到差排現象產生，如圖 4.9 TEM Plan-View所示，良率95.25。
4.1.3 內墊氮化矽層厚度實驗結果
此實驗目的主要改變內墊氮化矽層厚度，來探討內墊氮化矽層是 否會因厚度變化而形成不同的應力、造成差排產生及良率降低。並找出 優化條件以便控制或抵銷淺溝槽隔離的壓力，減少差排產生，提昇良率。 從這實驗結果發現內墊氮化矽層厚度從 70 Å 到 50 Å 變化，內墊 氮化矽層厚度在 70 Å 時有發現 8 吋晶圓中間區域及邊緣區域約有 0.2 μm 差排產生，良率為 90.11。內墊氮化矽層厚度約在 65 Å 、60 Å 時從 TEM 沒有觀察到差排現象產生，良率比較高分別為 94.35、98.47。內墊 氮化矽層厚度在 55 Å 時從 TEM 觀察到晶圓中間區域及晶圓邊緣區域約 2 μm 差排產生，良率降到 2.4。內墊氮化矽層厚度在 50 Å 時從 TEM 觀 察到晶圓中間區域約有1.8 μm 差排產生，晶圓邊緣區域約 2 μm 差排產 生，良率降到 0。另可由圖 4.10 觀察到內墊氮化矽層厚度與良率之變 化關係。圖 4. 10 內墊氮化矽層厚度與良率關係圖
其他個別詳細實驗條件 8-11 的淺溝槽隔離 Substrate TEM Plan-View 圖於後面之圖 4.11-4.14 所示。而實驗結果之相關討論於 4.2.3 該節有詳細之討論敘述。
實驗條件8為內墊氧化矽層厚度為150 Å 、溫度900℃、內墊氮化矽 層厚度為50 Å 之詴片，從TEM觀察到8吋晶圓中間區域約有1.8 μm差排 產生，晶圓邊緣區域約2 μm差排產生，如圖 4.11 TEM Plan-View所示， 良率0。
實驗條件9為內墊氧化矽層厚度為150 Å 、溫度900℃、內墊氮化矽 層厚度為55 Å 之詴片，從TEM觀察到8吋晶圓中間區域及晶圓邊緣區域
約2 μm差排產生，如圖 4.12 TEM Plan-View所示，良率2.4。
實驗條件10為內墊氧化矽層厚度為150 Å 、溫度900℃、內墊氮化 矽層厚度為65 Å 之詴片，從TEM沒有觀察到差排現象產生，如圖 4.13 TEM Plan-View所示，良率94.35。
實驗條件11為內墊氧化矽層厚度為150 Å 、溫度900℃、內墊氮化 矽層厚度為70 Å 之詴片，從TEM觀察到8吋晶圓中間區域及晶圓邊緣區 域約0.3 μm差排產生，如圖 4.14 TEM Plan-View所示，良率90.11。
4.2 討論
4.2.1 內墊氧化矽層溫度實驗結果討論
內墊氧化矽層溫度實驗結果從表 4. 1 可得知內墊氧化矽層的溫 度、差排、良率之關係: 表 4. 2 內墊氧化矽層溫度、差排、良率之關係表 內墊氧化矽層溫度越高、差排越明顯、良率變低。實驗條件1:內墊 氧化矽層溫度為900℃，厚度為150 Å ，內墊氮化矽層厚度為60 Å 之詴片 搭配起來是最佳之條件，從TEM沒有觀察到差排現象產生、且良率最高 為98.47。當溫度於905℃時開始有輕微差排局部分佈現象產生，在位於8 吋晶圓中間區域及邊緣區域約有0.2 μm之差排產生。隨著溫度越來越 高，差排表現有越來越明顯的趨勢。當溫度增加到950℃時則淺溝槽隔 離區域分佈有嚴重的差排現象，良率已降到0。在位於晶圓中間區域約 有1.1 μm之差排產生、晶圓邊緣區域約有1.3 μm之差排產生。因為內墊氧化矽層溫度升高，會導致淺溝槽隔離角落和側壁再次 進行氧化反應，造成氧化層體積變大，在溝槽角落形成較大應力，而產 生差排。另一原因為內墊氧化矽層溫度升高，因不同薄膜材料有著不同 的熱膨脹係數〔69-70〕，薄膜間容易形成較大的熱應力，這薄膜熱應力 會造成晶格位置的差排。由內墊氧化矽層的氧化爐管可知，當矽基板在 未氧化前已經因為管內的高溫表面積膨脹了許多，在薄膜內墊氧化矽層 長上去之後，兩者的表面積相同，但是當製程結束後溫度降下來，不同 的熱膨脹係數會造成不同收縮程度。由於矽基材的熱膨脹係數為2.60x10 -6／℃，氧化矽薄膜的熱膨脹係數為5.0 x10 - 7／℃，氮化矽薄膜的熱膨 脹係數為4.0 x10 - 6／℃，所以當溫度下降之後，矽基材收縮的程度會比 二氧化矽薄膜來的大。因此薄膜間形成較大應力、造成差排產生、良率 降低，故此內墊氧化矽層溫度高低需控制得宜。
4.2.2 內墊氧化矽層厚度實驗結果討論
內墊氧化矽層厚度實驗結果從表 4.2 可得知內墊氧化矽層的厚 度、差排、良率之關係: 表 4. 3 內墊氧化矽層厚度、差排、良率之關係表由實驗結果得知內墊氧化矽層厚度越厚則差排越明顯，良率變 低。當內墊氧化矽層厚度在300 Å 時，有發現晶圓中間區域及邊緣區域 約有0.3 μm差排產生，此詴片良率降到79.68。當內墊氧化矽層厚度在200 Å 時，從TEM也沒有觀察到差排現象產生，此詴片良率為95.25比內墊氧 化矽層厚度在150 Å 時稍低。而當內墊氧化矽層厚度為150 Å 之詴片搭配 起來是最佳之條件，從TEM沒有觀察到差排現象產生、良率最高為 98.47。故從內墊氧化矽層厚度實驗結果，了解到內墊氧化矽層厚度較厚 時會造成淺溝槽隔離角落之氧化層體積變大，而影響到淺溝槽隔離角落 之圓滑化，所以在淺溝槽隔離角落會形成較大應力造成差排缺陷產生、 良率降低。故優化此內墊氧化矽層厚度也是可避免差排缺陷產生。
4.2.3 內墊氮化矽層厚度實驗結果討論
內墊氮化矽層厚度實驗結果從表 4.3 可得知內墊氮化矽層的厚 度、差排、良率之關係: 表 4. 4 內墊氮化矽層厚度、差排、良率之關係表從實驗結果得知內墊氮化矽層厚度越薄則漸失去其減緩壓力功能 造成應力增加、差排產生、良率變低。也可從這實驗發現到內墊氮化矽 層厚度從 50 Å 到 70 Å 之間的差排、良率變化。當內墊氮化矽層厚度在 50 Å 時從 TEM 觀察到晶圓中間區域約有 1.8 μm 差排產生，晶圓邊緣區 域約2 μm 差排產生，良率為 0。當內墊氮化矽層厚度在 55 Å 時從 TEM 觀察到晶圓中間區域及晶圓邊緣區域約2 μm 差排產生，良率 2.4。當內 墊氮化矽層厚度約在 65 Å 、60 Å 時從 TEM 沒有觀察到差排現象產生， 良率比較高分別為 94.35、98.47。當內墊氮化矽層厚度在 70 Å 時有發現 晶圓中間區域及邊緣區域約有 0.2 μm 差排產生，良率為 90.11。 因內墊氮化矽層介於內墊氧化矽層與矽槽氧化層充填層間，主要 作用是利用內墊氮化矽層薄膜來控制或抵銷淺溝槽隔離的壓力，內墊氮 化矽層厚度過薄此效益降低而產生差排、另一原因當內墊氮化矽層厚度 過薄時，在後續高密度電漿化學氣相沉積氧化層充填的射頻偏壓對溝槽
