運用0.18 um CMOS 製程研製2.4 GHz可調式雙模態主動濾波器及全積體化頻率合成器

國 立 交 通 大 學

電信工程研究所

碩 士 論 文

運用

0.18m CMOS 製程研製 2.4 GHz 可調式

雙模態主動濾波器及全積體化頻率合成器

2.4 GHz Tunable Dual-Mode Active Filter and Fully

Integrated Synthesizer Using 0.18 m CMOS Process

研究生：張簡協修

指導教授：孟慶宗

運用

0.18m CMOS 製程研製 2.4 GHz 可調式

雙模態主動濾波器及全積體化頻率合成器

2.4 GHz Tunable Dual-Mode Active Filter

and Fully Integrated Synthesizer Using 0.18 m CMOS Technology

研究生:張簡協修 Student:

Hsieh-Hsiu Changchien

指導教授:孟慶宗 博士 Advisor: Dr. Chinchun Meng

國 立 交 通 大 學

電信工程研究所

碩士論文

A Thesis

Submitted to Institute of Communication Engineering College of Electrical and Computer Engineering

National Chiao Tung University in Partial Fulfillment of the Requirements

For the Degree of Master of Science

In

Communication Engineering

July 2012

Hsinchu,Taiwan, Republic of China

運用

0.18

m CMOS 製程研製 2.4 GHz 可調式雙模

態主動濾波器及全積體化頻率合成器

學生：張簡協修 指導教授：孟慶宗 博士 國立交通大學 電信工程研究所碩士班

摘 要

本篇論文使用TSMC 0.18μm CMOS 製程設計並實現 2.4GHz ISM 頻 段的射頻電路，主要可分為兩個主題：第一部份為2.4GHz CMOS 可調式雙 模態主動濾波器，其主要特點為有傳輸零點可調的特性。第二部分為實現 全積體化2.4GHz 頻率合成器。 論文第一部份首先會對集總式雙模態帶通濾波器的設計作探討，再利 用主動電感實現主動相位移器，以達到傳輸零點可調的目的，最後將濾波 器放在高增益的低雜訊放大器後面，達到壓低雜訊的目的與高帶外訊號抑 制的效果。 論文第二部份首先對無線通訊頻帶規範做簡單介紹，接著從系統的角 度去分析2.4GHz 頻率合成器，再來實作頻率合成器使用的多模數除頻器， 最後實現並介紹所使用的2.4GHz 頻率合成器架構。

2.4 GHz Tunable Dual-Mode Active Filter and Fully Integrated

Synthesizer Using 0.18

m CMOS Process

Student：Hsieh-Hsiu Chang Chien Advisor：Chinchun Meng

Department of Communication Engineering National Chiao Tung University

Abstract

This thesis using the TSMC 0.18μm CMOS process design and achieve the 2.4GHz ISM band RF circuits, which can be divided into two parts: The first part is 2.4 GHz Tunable Dual-Mode Active Filter, the main feature is the tunable transmission zeros. The second part is the full Integrated 2.4GHz frequency synthesizer.

In first part, we will discuss the design methodology of lumped dual-mode band- pass filter. Using active inductor to achieve the active phase shifter, in order to achieve the purpose of the adjustable transmission zeros. Finally, we implement the RF circuit which is cascaded the high gain LNA and the previous active filter in sequence to suppress the noise and achieve high out of band signal rejection.

The second part, we briefly introduce wireless communication frequency spectrum specification , and then from a systems perspective to analyze the 2.4GHz frequency synthesizer. Implement the multi-modulus divider part of frequency synthesizer, and finally finish it.

誌謝

一眨眼兩年的研究所時光就這樣過去了，來到實驗室後受到許多人的幫 忙，才能完成這篇論文，實在要感謝的人很多。首先感謝孟慶宗教授在我 碩士生涯的兩年，學到許多射頻積體電路的知識與寶貴的經驗，得以克服 研究中種種的困難。再來感謝特地抽空來參與學生口試的張志揚教授與陳 巍仁教授，教授們在口試中所提出的問題，使得本論文內容能更加完整。 而在晶片的量測過程中，要感謝國家奈米元件實驗室全體同仁的協助，由 於你們的專業技術，使我的量測結果都能有不錯效果。 因為有 918 實驗室的各位，陪我度過充滿回憶的兩年碩士班生活。首 先感謝博士班的語鋕、宏儒與金詳學長，在研究上的細心指導與傾囊相授 總能給我適時的提點和幫助，讓我解決各種疑難雜症。同時感謝彥鋒與楊 雋學長在模擬軟體的詳細教學，使我能及早開始進行研究，讓我對射頻電 路有更深一層的認識。而由於有偉程、格偉、永豪的砥礪與協助，使我能 順利的完成課業上問題與挑戰。此外，感謝學弟們士德、仁傑與維麟的加 入，使實驗室注入新的活力，讓我在碩士班兩年多了許多歡笑。最後，我 要感謝我的父母，姊姊和妹妹，因為有你們的背後支持，才能讓我在碩士 班的兩年順利完成。在此將此論文獻給所有支持我的人。 張簡協修 謹於 Lab918, 交通大學 2012 年 7 月

目錄

中文摘要 ... i 英文摘要 ... ii 誌謝 ... iii 目錄 ... iv 圖目錄 ... vii 表目錄 ... xii 第一章 導論 ... 1  1.1 研究動機 ... 2  1.2 論文組織 ... 3  第二章 2.4 GHz

可調式雙模態主動濾波器

... 4  2.1 簡介 ... 5  2.2 集總式相位移器設計與分析 ... 7  2.3 雙模態帶通濾波器設計與分析 ... 9  2.4 主動式電感設計與分析 ... 14  2.5 實作一：2.4 GHz 可調式雙模態主動濾波器 ... 17  2.5.1 整體電路架構 ... 17  2.5.2 模擬及量測結果 ... 18  2.5.3 結果與討論 ... 22  2.6 實作二：使用可調式雙模態主動濾波器研製高帶外訊號抑制低雜訊放大 器(CMOS 0.18 μm) ... 25  2.6.1 低雜訊放大器(LNA) ... 26  2.6.2 模擬及量測結果 ... 28 

2.6.3 結果與討論 ... 31  第三章 全積體化頻率合成器 ... 33  3.1 無線通訊中頻率合成器之應用 ... 34  3.1.1 無線通訊頻帶規範與應用 ... 34  3.1.2 射頻收發機應用之頻率合成器 ... 36  3.2 頻率合成器基本概念與重要參數 ... 38  3.2.1 鎖相迴路基本操作原理 ... 38  3.2.2 頻率合成器重要參數 ... 39  3.3 頻率合成器系統分析與模擬 ... 41  3.3.1 頻率合成器線性系統分析 ... 41  3.3.2 頻率合成器相位雜訊來源分析 ... 44  3.3.3 頻率合成器線性系統模擬 ... 46  3.4 實作一 多模數除頻器 ... 49  3.4.1 多模數除頻器系統架構 ... 49  3.4.2 電流模式 D 型正反器邏輯電路 ... 51  3.4.3 除四除五前置除頻器 ... 52 

3.4.4 真單相時脈電路(True Single-Phase Clock) ... 54 

3.4.5 數位邏輯控制電路 ... 55 

3.4.6 模擬與量測結果 ... 57 

3.4.7 結果與討論 ... 60 

3.5 實作二 2.4GHz 頻率合成器 ... 61 

3.5.1 運用 E-TSPC 之多模數除頻器 ... 61 

3.5.2 電壓控制振盪器(Voltage Control Oscillator) ... 63 

3.5.3 相位頻率偵測器(Phase and Frequency Detector) ... 72 

3.5.5 迴路濾波器(Loop Filter) ... 74  3.5.6 模擬與量測結果 ... 75  3.5.7 結果與討論 ... 81  第四章 結論 ... 83  參考文獻 ... 86  附錄 5.2GHz 頻率合成器 ... 89  A1.1 電路設計 ... 90  A1.2 量測結果 ... 91  Vita ... 95 

圖目錄

圖1.1 頻譜運用與標準 ... 2  圖1.2 頻率合成器系統架構圖 ... 3 圖2.1 CMOS 帶拒濾波器(a)串聯諧振型及(b)相位相消型。 ... 6  圖2.2 使用步階阻抗微擾實現雙模環形帶通濾波器[1] ... 6  圖2.3 集總式雙模態帶通濾波器 ... 6  圖2.4 傳輸線與 T 型的 ABCD 矩陣 ... 7  圖2.5 理想集總式雙模態帶通濾波器 ... 9  圖2.6 理想集總式雙模態帶通濾波器奇偶模分析電路 ... 10  圖2.7 環形帶通濾波器奇模態與偶模態的半電路(a)偶模態(b)奇模態 ... 11  圖2.8 S11 奇偶模態相位及 S21參數對應 ... 12  圖2.9 改變微擾阻抗的 S21參數 ... 12  圖2.10 改變微擾阻抗的 S11參數 ... 13  圖2.11 改變 L2值S11與S21參數 ... 13  圖2.12 (a) 傳統的接地型電感[3](b)疊接(cascode)接地型電感[4] ... 14  圖2.13 主動電感小訊號等效電路[4] ... 14  圖2.14 (a)主動電感示意圖(b)可調式電感示意圖 ... 15  圖2.15 較低感值的主動電感其電感感值與 Q 值 ... 16  圖2.16 主動電感 Smith chart 的頻率響應 ... 16  圖2.17 理想集總式雙模態帶通濾波器 ... 17  圖2.18 實際 2.4GHz 可調式雙模態主動濾波器電路圖 ... 17  圖2.19 濾波器 S21、S12模擬及量測結果 ... 18  圖2.20 濾波器 Return Loss 模擬及量測結果 ... 18 

圖2.21 濾波器 Noise Figure 模擬及量測結果 ... 19  圖2.22 濾波器改變控制電壓 Vctr 下的 S21量測結果 ... 19  圖2.23 濾波器改變 VDD 下的 S21量測結果 ... 20  圖2.24 濾波器線性度 IP1dB 量測結果 ... 20  圖2.25 濾波器線性度 IIP3量測結果 ... 21  圖2.26 晶片實照圖(0.575mm X 0.432mm)... 21  圖2.27 低雜訊放大器與主動式濾波器系統架構圖 ... 25  圖2.28 疊接放大器電路架構………. ... 25 圖2.29 輸入級匹配……… ... …26  圖2.30 LNA 被動元件設計示意圖 ... 27  圖2.31 高帶外訊號抑制低雜訊放大器 改變濾波器電壓 S21量測結果 ... 28  圖2.32 高帶外訊號抑制低雜訊放大器 S21模擬及量測結果 ... 28  圖2.33 高帶外訊號抑制低雜訊放大器 S11、S22模擬及量測結果 ... 29  圖2.34 高帶外訊號抑制低雜訊放大器雜訊指數模擬及量測結果 ... 29  圖2.35 高帶外訊號抑制低雜訊放大器線性度 IP1dB 量測結果 ... 30  圖2.36 高帶外訊號抑制低雜訊放大器線性度 IIP3量測結果 ... 30  圖2.37 晶片實照圖 (0.819 mm X 0.678 mm) ... 31 圖3.1 5GHz 頻段 802.11a 工作頻道 ... 35  圖3.2 2.4GHz 頻段 802.11g 工作頻道 ... 36  圖3.3 複數訊號直接降頻接收機架構圖 [12] ... 37  圖3.4 鎖相迴路系統架構 ... 38  圖3.5 理想與實際信號頻譜 ... 40  圖3.6 Spurious 示意圖 ... 40  圖3.7 二階低通濾波器 ... 41  圖3.8 三階頻率合成器線性模型 ... 42 

圖3.9 開迴路系統的波德圖 ... 42  圖3.10 相位雜訊來自輸入參考訊號示意圖... 44  圖3.11 相位雜訊來自電壓控制振盪器的控制訊號示意圖 ... 45  圖3.12 鎖相迴路系統頻率規劃[14] ... 46  圖3.13 Simulink 模擬方塊圖 ... 48  圖3.14 Simulink 鎖定時間模擬圖 ... 48  圖3.15 Matlab 模擬開迴路響應波德圖 ... 49  圖3.16.多模數除頻器系統架構圖 ... 50  圖3.17 電流模式 D 型正反器[15] ... 51  圖3.18 傳統除四除五除頻器電路架構 ... 52  圖3.19 併入 AND 閘之電流模式 D 型正反器 ... 52  圖3.20 併入 AND 閘之除四除五除頻器電路架構 ... 53  圖3.21 併入 AND 閘之除四除五除頻器時脈原理推導圖 ... 53  圖3.22 真單相時脈電路[16] ... 55  圖3.23 邏輯電路與除 16 除頻器 ... 56  圖3.24 除 16 除頻器時序圖 ... 56  圖3.25 多模數除頻器之輸出波型模擬結果... 57  圖3.26 多模數除頻器之輸出波型量測結果... 57  圖3.27 多模數除頻器之輸出頻譜模擬結果... 58  圖3.28 多模數除頻器之輸出頻譜量測結果... 58  圖3.29 多模數除頻器靈敏度量測結果 ... 59  圖3.30 除頻器晶片實照圖(0.862mm X 0.551mm) ... 59  圖3.31 Dynamic DFF (a)E-TSPC (b)TSPC... 61  圖3.32 運用 E-TSPC 之多模數除頻器系統架構圖 ... 62  圖3.33 運用 E-TSPC 之多模數除頻器靈敏度模擬結果 ... 62 

圖3.34 壓控振盪器電路圖 ... 63  圖3.35 使用主動電路以提供負電阻 ... 63  圖3.36 負電阻產生示意圖 ... 64  圖3.37 LC-tank 半電路等校示意圖 ... 64  圖3.38 台積電感等效電路示意圖 ... 65  圖3.39 電感的感值 Q 值與寄生電阻值 ... 66  圖3.40 可變電容偏壓與容值變化量示意圖... 67 

圖3.41 PMOS 與 NMOS 在 Wp/Wn=3.6 倍下的 IV-Curve ... 67 

圖3.42 電壓控制振盪器的緩衝放大器 ... 69  圖3.43 緩衝放大器小訊號模型 ... 69  圖3.44 壓控振盪器輸出功率對可調範圍模擬結果 ... 70  圖3.45 壓控振盪器可調範圍模擬結果 ... 70  圖3.46 壓控振盪器相位雜訊模擬結果 ... 71  圖3.47 相位頻率偵測器電路圖 ... 72  圖3.48 相位頻率偵測器操作時序圖 ... 72  圖3.49 電荷幫浦電路圖 ... 73  圖3.50 二階低通濾波器 ... 74  圖3.51 輸出頻譜模擬結果(2.24GHz) ... 75  圖3.52 輸出頻譜量測結果(2.28867GHz) ... 75  圖3.53 輸出頻譜模擬結果(2.31GHz) ... 76  圖3.54 輸出頻譜量測結果(2.31GHz) ... 76  圖3.55 Span=1 MHz 輸出頻譜量測結果(2.31 GHz) ... 77  圖3.56 輸出頻譜模擬結果(2.45GHz) ... 77  圖3.57 輸出頻譜量測結果(2.45GHz) ... 78  圖3.58 輸出頻譜模擬結果(2.765GHz) ... 78 

圖3.59 輸出頻譜量測結果(2.765GHz) ... 79  圖3.60 輸出功率與輸出頻率示意圖 ... 79  圖3.61 輸入端訊號產生器相位雜訊量測結果 ... 80  圖3.62 輸出端相位雜訊量測結果 ... 80  圖3.61 頻率合成器實照圖 (0.761 mm X 0.71 mm) ... 81 圖A1.1 鎖相迴路器系統架構圖 ... 90  圖A1.2 頻率合成器電路架構圖 ... 90  圖A1.3 輸出頻譜(5.22GHz) ... 91 圖A1.4 輸出頻譜(5.26GHz) ... 91  圖A1.5 輸出頻譜(5.28GHz) ... 91  圖A1.6 輸出頻譜(5.3GHz) ... 91  圖A1.7 輸出頻譜(5.32GHz) ... 91  圖A1.8 輸出頻譜(5.38GHz) ... 91  圖A1.9 輸出頻譜(5.4GHz) ... 92  圖A1.10 輸出頻譜(5.42GHz) ... 92  圖A1.11 輸入參考訊號波型(10MHz) ... 92  圖A1.12 輸入參考訊號相位雜訊(10 MHz) ... 92  圖A1.13 輸出相位雜訊(5.22 GHz) ... 93  圖A1.14 5.2GHz 頻率合成器實照圖 (0.751 mm X 0.700 mm) ... 93 

表目錄

表2.1 2.4 GHz CMOS 可調式雙模態主動濾波器模擬與量測比較表 ... 24  表2.2 主動濾波器文獻比較表 ... 25  表2.3 低雜訊放大器模擬與量測比較表 ... 32  表2.4 低雜訊放大器文獻比較表 ... 32 表3.1 值對照表[12] ... 44  表3.2 頻率合成器參數設定 ... 47  表3.3 多模數除頻器電路量測摘要 ... 60  表3.4 2.4GHz 頻率合成器模擬與量測比較表 ... 82 表A1 5.2 GHz 頻率合成器模擬與量測比較表 ... 94 

第一章

1.1

研究動機

近年來無線通訊技術蓬勃發展，2.4 GHz 頻段相關無線網路產品已被廣 泛使用而無線通訊系統中，由於前端關鍵被動零組件仍與後端主動元件整 合不易，因此本篇論文將提出前端被動濾波器主動化且整合於CMOS 製程 中，此外，CMOS 製程上矽基板及金屬所提供之損耗使得被動濾波器植入 損耗不佳，該特性使得被動濾波器不被廣泛應用於CMOS 製程當中尤其是 較常用無線網路之頻段(2.4 GHz)。因此本人於論文中設計中心頻率於2.45 GHz 主動濾波器，並且植入傳輸零點於帶外中以便於抑制帶外訊號使得帶 通響應更為完整。 圖 1.1 頻譜運用與標準 頻率合成器在無線通訊架構中佔有重要的地位，因為無線收發機升降頻 的動作必須仰賴本地端震盪器(LO)與混頻器調變產生高頻或中頻訊號；而 頻率合成器就是用以提供穩定本地訊號、選擇正確頻率並依據所選的通道 產生一個精準的載波頻率，完成頻率升降調變的關鍵零組件；然而頻率合 成器的相位雜訊(Phase noise)、通道切換速度、迴路頻寬、頻率間隔、輸出 功率、功率消耗、電路面積等性能就必須依據無線通訊系統的規格去取捨。 頻率合成器電路架構可分為五個關鍵子電路，電壓控制震盪器(Voltage

Control Oscillator) 、 除 頻 器 (Divider) 、 相 頻 偵 測 器 (Phase Frequency Detector)、電荷幫浦(Charge Pump)與迴路濾波器(Loop Filter)。

圖1.2 頻率合成器系統架構圖

1.2 論文組織

本篇論文將利用 TSMC 0.18 um CMOS 製程技術來設計晶片。本論文分為 四個章節，第一章為導論，說明研究動機與論文組織。第二章為2.4 GHz 可 調式雙模態主動濾波器，內容包含環形帶通濾波器的詳細分析設計、主動 電感與低雜訊放大器。第三章為全積體化頻率合成器電路設計，先介紹無 線通訊頻帶規範，接著從頻率合成器系統觀念進行分析與設計，再來分別 實作多模數除頻器與頻率合成器。第四章為對上述的所有電路設計作結論。

第二章

2.4 GHz

可調式雙模態

2.1 簡介

本論文主要實現RF 主動式帶通濾波器於 0.18 m CMOS 製程之 中。此濾波器提供兩個傳輸零點有效的帶外訊號抑制。由於主動濾波 器雜訊抑制較差，因此，本章節最後將改良低雜訊放大器雜訊指數之 特性且整合於主動濾波器設計中來抑制主動濾波器之雜訊。 近年來無線通訊技術蓬勃發展，2.4 GHz 頻段相關無線網路產品 已被廣泛使用而無線通訊系統中前端關鍵被動零組件仍與後端主動 元件整合不易，因此，本論文提出前端被動濾波器主動化且整合於 CMOS 製程中，就以現今濾波器實現技術多半以印刷電路板(Printed Circuit Board, PCB) 及 低 溫 共 燒 陶 瓷 (Low Temperature Co-fired Ceramic, LTCC)製程來達到低損耗高帶外雜訊抑制之訴求，而本論文 將濾波器實現於 0.18 CMOS 製程之中，目前實現於 CMOS 製程上 之被動濾波器以60 GHz 及 77 GHz 為主流，因其操作於高頻其電路 尺寸相對低頻濾波器小較易實現。此外，CMOS 製程上矽基板及金屬 所提供之損耗使得被動濾波器植入損耗不佳，該特性使得被動濾波器 不被廣泛應用於 CMOS 製程當中尤其是較常用無線網路之頻段(2.4 GHz)，因此本論文提出使用可調式主動相位移器研製 2.4 GHz 可調式 雙模態主動濾波器於帶外設計二個傳輸零點用以抑制帶外訊號。 傳輸零點產生方式，圖2.1(a)為傳統使用 LC 在並聯路徑做串聯諧 振之方式，可產生二個傳輸零點而圖2.2(b)則是使用相位相消之概念 可產生一個傳輸零點，此兩種方式皆可有效產生傳輸零點，但為了達 成零點可調的特性，本論文使用圖2.3 步階阻抗微擾實現雙模環形帶 通濾波器[1]的概念並用集總式相位移器取代其傳輸線，並進一步使用 主動電感取代其被動電感，利用主動電感其感值可調的特性實現 2.4

GHz 可調式雙模態主動濾波器。 圖2.1 CMOS 帶拒濾波器(a)串聯諧振型及(b)相位相消型。 -90o -270o +90 o 90o 270o 圖 2.2 使用步階阻抗微擾實現雙模環形帶通濾波器[1] Cp 70 90 0 0 70 90 _{70 90} 0 0 28 90 Cp C1 C1 C2 C2 C1 C1 C1 _C1 L1 L1 L1 L2 Port1 _Port2 圖2.3 集總式雙模態帶通濾波器

2.2 集總式相位移器設計與分析

根據c f 可算出在頻率等於2.4GHz 時，1/4 波長為 31250 um， 為了縮小傳輸線在低頻 2.4GHz 時的面積，使電路大小可以在晶片中 實現，使用等效的集總式被動元件組成的相位移器來取代傳輸線。先 分析傳輸線與相位移器 T 型的 ABCD 矩陣，再用矩陣參數相等，即 可求出所需的電容電感值。而T 型又可分為高通型 CLC 與低通的 LCL 型式，為了減少主動電感的使用並且實現的主動電感為單端接地的型 式，所以使用如圖2.4 CLC 的相位移器。 (2.1) (2.2) (2.2) 圖2.4 傳輸線與 T 型的 ABCD 矩陣

Z

1

Z

₂

Z

3

C

C

L

0 0 cos sin sin cos l jZ l jY l l           1 1 2 1 2 3 3 2 3 3 1 1 1 Z Z Z Z Z Z Z Z Z Z  _{  }       _      2 3 2 2 1 2 1 1 1 1 1 LC j C j LC j L LC       _{ }   _     _     

由(2.1)的 ABCD 矩陣等於(2.2)的 ABCD 矩陣可推導得(相位落後) [2] o ( 180o <360 ) lag When  0sin c lag Z L     (2.3) 0 sin (cos 1) lag c lag C Z      (2.4) 從相位領先的觀點公式為[2] ( 0< 180 ) o lead When θ < 0sin c lead Z L ω θ = (2.5) 0 sin (1 cos ) lead c lead θ C ω Z θ = - (2.6) c Z 為特徵阻抗，帶入 70 歐姆或低阻抗值，θ_lead帶入 90 度， 0 2 0 ω = πf ，f0一開始帶入 2.45GHz，所求出的 LC 值，模擬其整體濾波 器的S 參數響應，此時帶通的中心頻率不會剛好在 2.45GHz，再根據 所需要的中心頻率，將f0做些微調整，才能設計出所需要的濾波器。

2.3 雙模態帶通濾波器設計與分析

本節將使用阻抗微擾實現圖2.5 理想集總式 2.45 GHz 雙模態帶通 濾波器。在環形共振器的一端，插入一低阻抗等效的傳輸線，使訊號 在傳遞到低阻抗傳輸現時，因阻抗不一致產生微擾，使傳輸零點分 離，而形成帶通濾波器，理想 2.45 GHz 雙模態帶通濾波器，因電路 架構對稱，遂使用奇、偶模分析方式來做電路分析探討，圖 2.6 中的 虛線為分析奇、偶模帶通濾波器的對稱面。圖2.7 為環形帶通濾波器 奇模態與偶模態的半電路。 0 70 90 0 70 90 _{70 90} 0 0 28 90 圖2.5 理想集總式雙模態帶通濾波器

圖2.6 理想集總式雙模態帶通濾波器奇偶模分析電路 在分析偶模態時，對稱面虛線的地方視為開路，其簡化電路為 圖 2.7(a)，電容電感的阻抗公式為(2.7)(2.8)，推導偶模態的輸入阻抗 其公式為(2.9) 1 C Z j C  (2.7) L Z  j L (2.8) 1 2 1 2 1 2 1 1 1 1 2 1 2 1 2 1 2 1 2 1 2 1 1 1 2 1 2 1 2 (2 ) ( 2 ) ( ) 2 (2 ) 2 2 2 C C L L C C C L C C C L L C C E Cp C C L L C C C L C C L L C C Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z                  (2.9) 在分析奇模態時，對稱面虛線的地方視為短路，其簡化電路為

圖2.7 (b)電容電感的阻抗公式為(2.7)(2.8)，推導奇模態輸入阻抗其公 式為(2.10) 1 2 1 1 1 1 2 1 1 2 1 2 1 2 1 1 1 2 1 1 2 1 2 ( ) ( ) ( ) 2 ( ) ( ) C C L C C C C L C C C C O Cp C C L C C C L C C C C Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z Z            (2.10) 圖 2.7 環形帶通濾波器奇模態與偶模態的半電路(a)偶模態(b)奇模態 由反射係數公式(2.11)可以求得 S11奇偶模態的公式(2.12)及(2.13)， 0 0 Load Load Z Z Z Z     (2.11) 11 50 50 E E E Z S Z    (2.12) 11 50 50 O O O Z S Z    (2.13) 則圖2.5 之濾波器反射係數及穿透係數可表示為(2.14)及(2.15) 11 11 11 1 ( ) 2 E O S  S S (2.14) 21 11 11 1 ( ) 2 E O S  S S (2.15) 令 Cp=1.1pF，ZC=70 與 28 歐姆 Freq=2.9GHz 帶入(2.5)、(2.6)式即可 求出L1、L2、C1、C2值，將上述數值帶入(2.9)~(2.15)可求出濾波器奇

偶模輸入阻抗值、S11奇偶模參數與實際 S11、S21參數。由公式(2.15) 式可知當 S11E和 S11O相位相同時(S11E與 S11O的交錯點)，S21=0 會產

生傳輸零點，如圖2.8 所示。 0 1 2 3 4 5 -9 -8 -7 -6 -5 -4 -3 -2 -1 0 S_11O S_11E S₂₁ Frequency (GHz) Phase -120 -100 -80 -60 -40 -20 0 S 21 (dB) 圖2.8 S11 奇偶模態相位及 S21參數對應 當微擾阻抗離 70 歐姆越遠，阻抗值越小，所造成的微擾越大其 傳輸零點就分得越開；當微擾阻抗離 70 歐姆越近，阻抗值越大，所 造成的微擾越小其傳輸零點會較接近，由圖 2.9 改變微擾阻抗的 S21 參數可以觀察到此現象。 0 1 2 3 4 5 -100 -80 -60 -40 -20 0 S₂₁ 26Ohm S₂₁ 28Ohm S₂₁ 30Ohm Frequency (GHz) S 21 (dB) 圖 2.9 改變微擾阻抗的 S21參數

0 1 2 3 4 5 -60 -40 -20 0 S₁₁ 26Ohm S₁₁ 28Ohm S₁₁ 30Ohm Frequency (GHz) S 11 (d B ) 圖2.10 改變微擾阻抗的 S11參數 因為高通型相位移器的電感值與特性阻抗成正比 0sin c lead Z L ω θ = ，小 幅度的改變L2值，可視為等效特性阻抗大小成正比的增減。當L2值 變小時可視為特性阻抗變小，所以微擾變大，傳輸零點往高頻變化； 同理當 L2 值變大時可視為特性阻抗變大，微擾變小，傳輸零點往低 頻變化。 0 1 2 3 4 5 -100 -80 -60 -40 -20 0 S₂₁ L₂=1.45nH S₁₁ L₂=1.45nH S₂₁ L₂=1.537nH S₁₁ L₂=1.537nH S₂₁ L₂=1.65nH S₁₁ L₂=1.65nH Frequency (GHz) S 11 & S 21 (dB) 圖2.11 改變 L2值S11與S21參數

2.4 主動式電感設計與分析

一般使用被動式的CMOS 螺旋型電感，由於矽基板的損耗其電感 的品質因數介於 3~10 之間。使用主動電感的主要優點為較高的品質 因數、較小的晶片面積與感值可調的優點，而付出的代價為較高的雜 訊指數與直流功率消耗。 VDD M1 M3 M2 (b) Input I1 I2 圖2.12 (a) 傳統的接地型電感[3](b)疊接(cascode)接地型電感[4] 圖2.13 主動電感小訊號等效電路[4] 2 1 2 gs m m C L g g  (2.16) 2 2 3 1 2 3 gs gs S m m m C C R g g g    (2.17) 1 p m G g (2.18) 1 p gs C C (2.19) YIN L Rs Gp CP

由小訊號等效電路公式可知當 I1或 I2減小時，gm1、gm2變小，可 以得到較大的電感與較高的負電阻，當Rs 與 1/Gp 的阻抗相消時，可 以得到較高Q 值的電感，而加入疊接電晶體 M3，可以更容易的調整 負電阻 Rs 使電路在所需要的電感值將 Q 值提高，而且 M3的電晶體 越小，gm3變低，負阻抗絕對值會變更大。一開始設計電路時，I1、I2 先用理想電流源下去模擬，確定M1，M2，M3的大小後，再加入實際 電流源的偏壓電路，再進行微調之後即可得到所需要的高Q 值電感， 其整體主動電感架構如圖2.14(a)所示。由小訊號等效電路公式可知， 等效電感量的大小與I1、I2成反比的關係，因此將I2的偏壓電流源獨 立給一個偏壓的電路，如圖2.14 (b)所示，透過改變 Vctr 可改變 I2的 電流，進而改變等效電感量，當Vctr 上升，I2的電流量上升，會使等 效電感下降，當 Vctr 下降時，I2的電流量下降，會使等效電感上升。 由2.3 節可知當電感值下降，代表相位移器特性阻抗降低，會使微擾 變大，所以當 Vctr 電壓上升時，電感值下降，濾波器的傳輸零點會 往高頻移動；同理當 Vctr 電壓下降時，電感值上升，會使傳輸零點 會往低頻移動。 Input VDD M2 M1 M3 M4 M6 M7 M5 (a) 圖2.14 (a)主動電感示意圖(b)可調式電感示意圖

因為低阻抗傳輸線的等效T 型電感值較小，由圖 2.16 Smith chart 上所看到的電感量的頻率響應，其感值的改變量較小，所以選擇低阻 抗的主動電感，作為可變電感。 0 1 2 3 4 5 6 7 8 9 10 0.0 0.5 1.0 1.5 2.0 2.5 3.0 L In duc tanc e (nH ) Frequency (GHz) 0 1 2 3 4 5 6 7 8 9 10 0 50 100 150 200 250 300 Q=263 Q Q Frequency (GHz) 1.532 nH @2.9GHz 圖2.15 較低感值的主動電感其電感感值與 Q 值 freq (500.0MHz to 8.000GHz) S (1, 1) m1 m1 freq= S(1,1)=0.997 / 121.635 impedance = 0.106 + j27.924 2.900GHz 圖2.16 主動電感 Smith chart 的頻率響應

2.5 實作一：2.4 GHz 可調式雙模態主動濾波器

2.5.1 整體電路架構

將圖 2.17 中理想電感全部換成主動電感即為圖 2.18 實際 2.4GHz CMOS 可調式雙模態主動濾波器的整體架構。 Cp 0 70 90 0 70 90 _{70 90} 0 0 28 90 Cp C1 C1 C2 C2 C1 C1 C1 C₁ L1 L1 L1 L2 Port1 _Port2 L1=3.842 nH L2=1.537 nH C1=0.784 pF C2=1.96pF Cp=1.1pF 圖2.17 理想集總式雙模態帶通濾波器 圖2.18 實際 2.4GHz CMOS 可調式雙模態主動濾波器電路圖

2.5.2 模擬及量測結果

模擬S21=-1dB，量測 S21=-3.09dB 0 1 2 3 4 5 6 -80 -70 -60 -50 -40 -30 -20 -10 0 S₂₁,simulation S₁₂,simulation S₂₁,measurement S₁₂,measurement S 21 &S 12 (d B ) Frequency (GHz) 圖 2.19 濾波器 S21、S12模擬及量測結果 模擬 S11<10dB 範圍從 2.341~2.533GHz，量測 S11<10dB 範圍從 2.29~2.51GHz 0 1 2 3 4 5 6 -30 -20 -10 0 S₁₁,simulation S₂₂,simulation S₁₁,measurement S₂₂,measurement Inpu t & Outpu t Retu rn L oss(dB ) Frequency(GHz) 圖2.20 濾波器 Return Loss 模擬及量測結果

模擬NFmin=21.704dB，量測 NFmin=23.05dB 0 1 2 3 4 5 6 0 10 20 30 40 50 60 Noise,simulation Noise,measurement No ise Fig ure Frequency(GHz) 圖2.21 濾波器 Noise Figure 模擬及量測結果 當Vctr 電壓升高時，傳輸零點往高頻移動，當 Vctr=1.25V 時， 兩個傳輸零點靠太近，所以S21max下降 0 1 2 3 4 5 6 -80 -70 -60 -50 -40 -30 -20 -10 0 S₂₁,Vctr=1.35V S₂₁,Vctr=1.5V S₂₁,Vctr=1.65V S 21,Vctr=1.8V S 21 (d B) Frequency (GHz) 圖2.22 濾波器改變控制電壓 Vctr 下的 S21量測結果

當Vdd 電壓變異時，濾波器中心頻率會隨著電壓升高而上升，當 Vdd 下降時，中心頻率也隨之下降。可將此變異做為調整中心頻率的 手段。 0 1 2 3 4 5 6 -80 -70 -60 -50 -40 -30 -20 -10 0 S₂₁,Vdd=1.3V S₂₁,Vdd=1.4V S₂₁,Vdd=1.5V S₂₁,Vdd=1.6V S₂₁,Vdd=1.7V S 21 (d B ) Frequency (GHz) 圖2.23 濾波器改變 VDD 下的 S21量測結果 線性度IP1dB=-34dBm，OP1dB=-37dBm -50 -45 -40 -35 -30 -25 -20 -65 -60 -55 -50 -45 -40 -35 -30 OP₁dB= -37dBm IP₁dB= -34dBm Output Power ( d Bm) Input Power (dBm) 圖2.24 濾波器線性度 IP1dB 量測結果

線性度IIP3dB=-23dBm，OIP3dB=-26dBm -60 -55 -50 -45 -40 -35 -30 -25 -20 -15 -120 -100 -80 -60 -40 -20 OIP₃= -26dBm IIP₃= -23dBm Output Power ( d Bm) Input Power (dBm) 圖2.25 濾波器線性度 IIP3量測結果 圖 2.26 晶片實照圖(0.575mm X 0.432mm)

2.5.3 結果與討論

本電路採用CMOS 0.18m 製程，晶片照片如圖 2.26 所示，兩個 RF 埠採用 GSG pad，DC 埠採用 PGP pad，晶片面積為 0.575  0.432 mm2 。量測結果與模擬非常接近，S21增益比預期的低2dB，但是頻率 點幾乎沒有飄動，其誤差的原因可能為Post-sim 跑 PEX 模擬主動電 感的Q 值對寄生電阻的評估與實際晶片有所誤差。 由圖2.22 濾波器固定 Vdd=1.5V 下改變 Vctr=1.25~1.95V，當 Vctr 電壓上升時，高頻的傳輸零點往高頻移動，其特性與理論相符合。 由圖2.23 濾波器固定 Vctr=1.5V 下改變 Vdd=1.3V~1.7V 的 S21量 測結果可以發現，調變 Vdd 具有選擇頻帶的效果，推測其原因可從 相位移器推導出來的電感值公式 0sin c lead Z L ω θ = 推斷其合理結果，當 Vdd 變小時從主動電感公式可知 2 1 2 gs m m C L g g  ，所有電感值 L1、L2均上 升，令特性阻抗ZC不變，所以中心頻率ω0會往低頻飄；同理當 VDD 變大時，主動電感所有電感值L1、L2均下降，令特性阻抗ZC不變， 所以中心頻率ω₀會往高頻飄。而當 Vdd 變化時只會改變電感值，而 電容值不變，所以Vdd 變化太大，其 S11匹配會變差到小於10dB。 至 於 線 性 度 的 量 測 表 現 為 IP1dB=-34dBm ， 與 模 擬 的 結 果 IP1dB=-32dBm 差不多，而造成濾波器線性度不佳的主因為主動濾波 器的線性度不夠，在輸入較大功率的弦波下，如圖2.12(b)所示，其電 晶體因為I1與I2的電流源限流下，其電晶體的高階非線性特性會貢獻 一些而外的 DC 電流，而貢獻的額外電流會與輸入振幅的平方成正 比，在 I1與 I2的限流下會使等效的 gm1與 gm2下降，當輸入過大振幅 時甚至會使電晶體M2由飽和區，落入截止區[11]。而[11]提出的 FFCS

改善線性度方法為利用回授的機制去補償電晶體 M2的非線性特性所

產生的電流，透過增加 I2，使等效的 gm2在大訊號進入主動電感時，

不會下降的太快；然而此改善線性度架構的代價為快2 倍的主動電感

表2.1 2.4 GHz 可調式雙模態主動濾波器模擬與量測比較表

2.4 GHz Tunable Dual-Mode Active Filter

Using 0.18 m CMOS Process

Item Simulation Measurement

VDD 1.5 V Center Frequency 2.45 GHz S21 (dB) -1.008 -3.09 3dB bandwidth 312 MHz 400 MHz S11(<-10dB) and Min 2.341~2.533 GHz 2.29~2.51 GHz 2.463 GHz(-36.3dB) 2.4 GHz(-13dB) BW 312 MHz 400 MHz 2.345~2.657 GHz 2.32~2.72 GHz NF(dB) 21.704 23.05 Transmission zero Vctr=1.5V 2.219 GHz(-22dB) 2.1 GHz(-24dB) 3.512 GHz(-26dB) 3.5 GHz(-18dB) Transmission zero Vctr=1.8V 2.2 GHz(-24dB) 2.1 GHz(-32dB) 3.872 GHz(-23dB) 3.8 GHz(-18dB) Transmission zero Vctr=1.35V 2.239 GHz(-21dB) 2.1 GHz(-22dB) 3.125 GHz(-25dB) 3.1 GHz(-18dB) IP1dB(dBm) -32 -34 IIP3(dBm) -25 -23 Power Consumption (mW) 7.23 9

表2.2 主動濾波器文獻比較表

2.6 實作二：使用可調式雙模態主動濾波器研製高帶外

訊號抑制低雜訊放大器

(CMOS 0.18 μm)

由於可調式雙模態主動濾波器雜訊指數過高，因此在濾波器前加 入高增益的低雜訊放大器如圖2.27 所示，來抑制濾波器的雜訊貢獻。 由於濾波器由高通型相位儀器所組成，又 LNA 前端匹配電路使用低 通架構，因此在帶外訊號有較好的抑制效果。 Active RF Filter LNA RFin RFout 圖 2.27 低雜訊放大器與主動式濾波器系統架構圖 Ref. Process (CMOS) Center Frequency Supply Voltage Power Consumption Noise Figure Transmission Zeros [5] 0.35um 2.19 GHz 1.3 V 5.2 mW 26.8 0 [6] 0.25um 2.14 GHz 2.5 V 17.5 mW 19 0 [7] 0.18um 2.03 GHz 1.8 V 16.56 mW 15 0 This work 0.18um 2.45 GHz 1.5 V 9 mW 23.05 2

2.6.1 低雜訊放大器(LNA)

疊接放大器如圖2.28 所示，這是一個最常見的疊接低雜訊放大器 架構，電晶體 M1提供增益並且降低電晶體 M2的雜訊貢獻，而共閘 極操作的電晶體 M2由於低輸入阻值的特色，減小了電晶體 M1米勒 電容，使電路能寬頻操作，而整個疊接組態也提供了較好的反相隔離 度。 輸入阻抗公式為 1 ( ) m in s g s gs gs g Z L s L L C sC      (2.20) M1電晶體大小可以決定第一級放大器的偏壓電流，決定M1電晶 體大小後，調整 Ls可以達到實部阻抗匹配到 50Ω，調整 Lg以達到虛 部阻抗匹配。本次結構在輸入級部分做了一些改善，並接一個電容在 閘極和源極之間，由於外接電容的引入C_gs變大，負電抗的絕對值變 小，減小了 Lg達到匹配所需的感值，進而達到縮小晶片面積的好處。 圖 2.28 疊接放大器電路架構 圖2.29 輸入級匹配 M1

因為低雜訊放大器的匹配電路是用低通的Lg下去匹配，可以彌補 主動式環形帶通濾波器，高頻響應的不佳的地方，且因為濾波器是用 主動元件下去實現的，雜訊指數稍差。 接收機的整體雜訊指數公式 2 2 1 1 1 2 1 1 ... total NF NF NF NF G G G       (2.21) 由(2.21)可知，必須靠 LNA 的高增益來抑制濾波器的雜訊指數， 整體系統的雜訊才會表現得較好，所以使用兩級的放大器來達到高增 益的目的。 當電晶體大小決定後，並聯諧振的Ld 和 Cd 可以決定 LNA 的共 振頻率，大於 2.45 GHz 的頻率透過 Cd流入 Vdd(小訊號的地)，小於 2.45 GHz 的頻率透過 Ld流入Vdd(小訊號的地)，因此可達到選頻的目 的，接者再調整 Ls達到實部阻抗匹配，調整 Lg與外接的 CGS電容可 以達到虛部阻抗匹配。 圖2.30 LNA 被動元件設計示意圖 虛 部 阻 抗 匹 選擇頻率 實部阻抗匹配 2.45GH

2.6.2 模擬及量測結果

由實作一可知調整濾波器 Vdd 可以改變其中心頻率，由圖 2.31 可知，LNA 的中心頻率頻飄到約 2.2GHz(LNA 與濾波器中心頻一致 會有最大增益)，調整 Filter Vdd=1.6V 時，可以與模擬中心頻重合。 0 1 2 3 4 5 6 -60 -50 -40 -30 -20 -10 0 10 20 30 Filter Vdd=1.5 V Filter Vdd=1.6 V Filter Vdd=1.7 V S 21 (dB) Frequency (GHz) 圖 2.31 高帶外訊號抑制低雜訊放大器 改變濾波器電壓 S21量測結果 0 1 2 3 4 5 6 -60 -50 -40 -30 -20 -10 0 10 20 30 S₂₁,simulation Filter Vdd=1.5V S₂₁,measurement FilterVdd=1.6V S 21 (d B ) Frequency (GHz) 圖2.32 高帶外訊號抑制低雜訊放大器 S21模擬及量測結果

S11模擬與量測結果一致，而量測S22時，濾波器Vdd 升高至 1.6V， 濾波器中心頻率往高頻移動，所以S22匹配往高頻飄。 0 1 2 3 4 5 6 -30 -25 -20 -15 -10 -5 0 S₁₁,sim. S₁₁,meas. S 22,sim. S₂₂,meas. In p u t & Ou tp ut Retur n Lo ss (d B) Frequency (GHz) 圖2.33 高帶外訊號抑制低雜訊放大器 S11、S22模擬及量測結果 模擬NFmin=4.584dB，量測 NFmin=6.861dB，其結果與主動式濾波 器的 NFmin=23.05dB，相差約 17dB，LNA 確實將可調式雙模態主動 濾波器的雜訊壓抑下來。 0 1 2 3 4 5 6 0 10 20 30 40 50 60 NF,simulation NF,measurement NF,Filter measurement Noise Figu re Frequency (GHz) Noise improve 17dB 圖 2.34 高帶外訊號抑制低雜訊放大器雜訊指數模擬及量測結果

線性度IP1dB=-52dBm，OP1dB=-33dBm。 -60 -55 -50 -45 -40 -35 -30 -50 -45 -40 -35 -30 -25 -20 OP 1dB=-33dBm IP 1dB=-52dBm Ou tp u t P o wer (d Bm) Input Power (dBm) 圖2.35 高帶外訊號抑制低雜訊放大器線性度 IP1dB 量測結果 線性度IIP3dB=-40dBm，OIP3dB=-26dBm。 -60 -55 -50 -45 -40 -35 -30 -65 -60 -55 -50 -45 -40 -35 -30 -25 -20 OIP 3=-22dBm IIP 3=-40dBm Ou tpu t Power (dBm ) Input Power (dBm) 圖2.36 高帶外訊號抑制低雜訊放大器線性度 IIP3量測結果

圖2.37 晶片實照圖 (0.819 mm X 0.678 mm)

2.6.3 結果與討論

由上一節圖 2.23 主動濾波器改變 Vdd 偏壓，可以改變濾波器的 中心頻率與傳輸零點的位置。由圖 2.31 高帶外訊號抑制低雜訊放大 器改變濾波器Vdd 的 S21參數量測結果可推知，在實際晶片中的 LNA 部分，其中心頻率往低頻飄約 200MHz，當 LNA 與濾波器的中心頻 率重疊時會有較高的增益與較窄的3dB 頻寬。與為了將中心頻率調回 2.45 GHz，透過增加 Filter Vdd 到 1.6V 來達到調整濾波器的頻帶平

移，代價是Filter 電流從 5mA 增加至 6.96mA、3dB 頻寬增加與傳輸

零點往高頻移動,增益則和模擬結果差不多，雜訊指數方面量測比模

擬結果多了約 2dB 與可調式雙模態主動濾波器的雜訊相比，改善了

表2.3 低雜訊放大器模擬與量測比較表 表2.4 低雜訊放大器文獻比較表 Post-sim Measure Lna VDD 1.5 V 1.5V FilterVDD 1.5V 1.6V 3-dB BW [GHz] 220MHz 250MHz 2.34~2.56 2.36~2.61 NF(dB) 4.584 6.861 Out-band rejection [email protected] [email protected] [email protected] [email protected] [email protected] [email protected] [email protected] GHz [email protected] IP1dB(dBm) -52 -52 IIP3(dBm) -43 -40 Power Consumption (mW) 16.6 23 Process CMOS 0.18um[8] CMOS 0.18um[9] CMOS 0.13um[10] CMOS 0.18um (This work) BW [GHz] 3~4.8 3~4.8 3~5 2.36~2.61 S21[dB] 19.7 15 19.4 20 NF 4 3.5 3.5 6.861 Power Consumption 24 mW 5 mW 31.5 mW 23mW Out-band rejection [email protected] GHz [email protected] GHz [email protected] [email protected] [email protected] [email protected] [email protected] [email protected] [email protected] [email protected] GHz [email protected]

第三章

3.1 無線通訊中頻率合成器之應用

3.1.1 無線通訊頻帶規範與應用

1985 年，美國聯邦通訊委員會(FCC)決定開放三個 ISM(Industrial Scientific Medical) 頻 帶 ， 即 902~928MHz 、 2.4~2.483GHz 、 5.725~5.875GHz 等三個頻帶。此作法不僅滿足了當時對通訊頻帶日益 增加的需求，對於無線通訊網路發展更有著重要的影響。到了 90 年 代初期，使用 ISM 頻帶的通訊產品紛紛出現在市場上，為了使各種 競爭的產品間能夠互通，標準的制定就成了重要的工作，而後便有了 IEEE 802.11 無線區域網路(Wireless LAN)的標準產生。

近年來智慧型手機市場成長迅速，上網的方式有 3G 上網外，或

使用WiFi 上網，而通常家用 WiFi 的傳輸速度又遠快於電信業者所提

供的3G 上網方式。1999 年 IEEE 802.11a 定義在干擾較少的 5GHz ISM

頻段上的資料傳輸速率可達54Mbit/s 的物理層，該標準使用正交頻分

複用 OFDM 調變技術；規格上 IEEE 802.11b 以直序展頻(又稱為

DSSS：Direct Sequence Spread Spectrum)作為調變技術，傳輸速率最 高可達11Mbps，採用 2.4GHz ISM 頻帶。2.4GHz 的 ISM 頻段為世界 上絕大多數國家通用，因此802.11b 得到最為廣泛的應用。蘋果公司 把自己開發的802.11 標準起名叫 AirPort。在 2.4GHz 的 ISM 頻帶的 使用包括Home RF、Bluetooth、IEEE 802.11b、無電電話及無線鍵盤 滑鼠等相關符合使用規定的應用。 由於IEEE802.11a 與 802.11b 規格之間，頻帶與調變方式均不同， 使得彼此不能夠相容，已經擁有 802.11b 產品的消費者可能不會在 802.11a 設備問世之後就立即購買，而 802.11g 就是為這段過度時間所 發展的規格，它建構在既有的IEEE802.11b 實體層與媒體層標準基礎

上，選擇 2.4GHz 頻帶、具有 54Mbps 的高傳輸速率(調變技術使用 OFDM)，讓已擁有 802.11b 產品的使用者能夠以 802.11g 的產品達到 一個速度升級的需求。事實上無線區域網路是一個新興的產業， 802.11b(Wi-Fi)只能夠說是這項產業發展初期的一項標準，由於它的 傳輸速率只有 11Mbps，在未來相關應用市場成熟之後將會不敷使 用，因此更高速的無線區域網路標準802.11a、802.11g 的發展將受到 矚目，其最積極發展的應用分別為 2.4GHz 的 ISM 頻帶以及 5.2GHz 的U-NII 頻帶。

IEEE 802.11a 的頻率是使用 U-NII5GHz 到 6GHz 的頻段，分成低、

中、高三個頻帶如下圖3.1 所示，頻帶內的每個頻道寬皆為 20MHz， 低 頻 帶 (5150-5250 MHz) 與 中 頻 帶 (5250-5350MHz) 共 佔 頻 寬 200MHz ， 發 射 功 率 分 別 規 定 為 40mW 、 200mW ； 高 頻 帶 (5725-5825MHz)佔頻寬 100MHz，發射功率規定為 800mW。[12] 圖3.1 5GHz 頻段 802.11a 工作頻道 802.11b 和 802.11g 將 2.4 GHz 的頻段區分為 14 個頻道，每個頻 道的中心頻率相差5 MHz。一般常常被誤認為互不干擾的是頻道 1， 6 和 11（還有有些地區的頻道 14），因為互不重疊所以利用這些不重 疊的頻道，多組無線網路的互相涵蓋，互不影響，這種看法太過簡單。 802.11b 和 802.11g 並沒有規範每個頻道的頻寬，規範的是中心頻率和

頻譜屏蔽（spectral mask）。802.11b 的頻譜屏蔽需求為：在中心頻率± 11 MHz 處，至少衰減 30 dB，±22 MHz 處要衰減 50 dB。由於頻譜屏 蔽只規定到±22 MHz 處的能量限制，所以通常認定使用頻寬不會超過 這個範圍。實際上，當發射端距離接收端非常近時，接收端接受到的 有效能量頻譜，有可能會超過22 MHz 的區域。所以，一般認定頻道 1，6 和 11 互不重疊的說法，應該要修正為：頻道 1，6 和 11，三個 頻段互相之間的影響比使用其它頻段來得小。雖然頻道1，6 和 11 互 不干擾的說法是不正確的，但是這個說法至少可以用來說明：頻道距 離在1，6 和 11 之間雖然會對彼此造成干擾，而卻不會大大地影響到 通訊的傳輸速率。圖3.2 所示為 2.4GHz 頻段 802.11g 之操作頻道。 圖3.2 2.4GHz 頻段 802.11g 工作頻道

3.1.2 射頻收發機應用之頻率合成器

阿姆斯壯發明超外差接收架構後，雖然被廣泛採用，但是其使用 較多元件，成本較高。1922 年，羅本生(Roberson)提出“載波再生” 架構(Carrier Reinforcement)，將射頻訊號偶合一部份功率後，利用高 Q 值濾波器將載波取出，再與原有設頻訊號混頻，得到基頻訊號。1924 年，柯布魯克(Colebrook)利用相似的觀念發展出最早的直接降頻接收 機架構(當初命名為 Homodyne) 。可是本地振盪頻率不構穩定，因此 輸 出 訊 號 品 質 不 好 。 現 今 以 知 是 頻 率 漂 移 的 問 題(Frequency

Drifting)。1932 年，法國貝里賽斯(de Bellescize)改進本地振盪訊號的 頻率穩定度，大幅改良了直接降頻接收的品質，他比較本地振盪訊號 和射頻訊號的頻率差，修正本地振盪訊號的頻率，讓本地振盪訊號鎖 定射頻頻率，這個電路是當今鎖相迴路(Phase Lock Loop)的起源。此

後在1930 至 1950 年代，更有效地同步振盪器是研究的重點，最具代

表性的是 1947 年在英國出現的同步解調技術，其更深入發展貝里賽

斯的鎖相電壓壓控振盪器，當時作者將之命名為Synchrodyne。

直接降頻接收機又稱為零中頻(Zero IF)接收機或同調接收機

(Homodyne Receiver 或 Sychrodyne Receiver)。零中頻接收機為將所要

的射頻訊號直接降至基頻，利用高Q 值的低通濾波器當通道濾波器， 由於沒有中頻，所以沒有鏡像頻率，因此可以省略鏡像濾波器(Image Filter)與高 Q 值的中頻濾波器，使整個射頻接收機更容易整合成單一 晶片[12]。 RF Filter LNA 90O _PLL Frequency sythesizer Mixer LPF A/D A/D 0O 90O DSP 圖 3.3 複數訊號直接降頻接收機架構圖 [12]

3.2 頻率合成器基本概念與重要參數

3.2.1 鎖相迴路基本操作原理

如圖 3.4 鎖相迴路基本架構可由相頻偵測器(Phase Frequency

Detector)、電荷幫浦(Charge pump)、迴路濾波器(Loop Filter)、電壓控 制振盪器(VCO)與除頻器(Divider)所組成。鎖相的原理為：以相位頻 率偵測器來偵測輸出訊號經除頻器後 FDIV 與石英震盪器產生較精準 的低頻參考信號 FREF做比較，當參考頻率低於 FDIV訊號頻率時，相 位頻率偵測器送出高准位的UP 信號，使下一級的電荷幫浦充電，反 之則送出低准位的DN 信號，使下一級的電荷幫浦放電；再經過迴路 濾波器濾除電荷幫浦輸出的高頻訊號，並將電流訊號經迴路濾波器充 放電後轉為控制電壓的電壓訊號，此電壓的大小進而控制壓控振盪器 的輸出頻率，而輸出訊號經除頻器再回到相位頻率偵測器中，如此不 斷地比較機制改變壓控振盪器的控制電壓，使 FDIV與 FREF相位差縮 至最小，最終輸出的頻率為FOUT  N FREF，其中N 為除頻器除數。  圖3.4 鎖相迴路系統架構

3.2.2 頻率合成器重要參數

頻率合成器的幾個重要參數為：輸出頻率範圍(Frequency range) 、通道解析度(Channel resolution)、輸出功率(Output power) 、

迴路頻寬和相位邊界(Loop Bandwidth and Phase margin) 、相位雜訊 (Phase noise) 與比較脈衝溢漏引起的雜訊(Spurious)。

輸出頻率的範圍與多模數除頻器的除數範圍、參考頻率FREF和電 壓控制振盪器的可調範圍(Tuning range)有關，鎖相迴路的輸出頻率為 1 2 0 1 2 0 (2n 2n 2n ... 2 ) n n REF OUT b_  b_  b F F          ，其中 b 為除頻器中控制輸 出頻率的數位邏輯訊號，此時電壓控制振盪器的可調範圍(Tuning range)必須涵蓋此範圍，否則會造成輸出頻率的範圍變小。假設有四 條數位控制訊號b₀ ~b₃，輸出頻率的範圍為2n ~ (2n 15) REF REF F F    ，而 0 ~ 3 b b 可以產生0 至 15 的連續正整數，此時通道解析度等於參考頻率 REF F 。如果要設計符合通訊標準應用的應用，從圖 3.1 可知 802.11a 的通道解析度為 20MHz，從圖 3.2 可知符合 802.11b 和 802.11g 的通 道解析度為5MHz，參考頻率要依據規格做適當的選取。 而鎖相迴路的輸出功率要依據接收機中的混頻器(Mixer)設計而 定，從混頻器的轉頻增益(Conversion gain)對本地振盪訊號功率(LO Power)作圖，可以得知在最大轉頻增益下本地振盪訊號所需最小的功 率，而決定鎖相迴路的輸出功率的元件主要與電壓控制振盪器(VCO) 的設計有關。 理想的弦波是單一頻率的頻譜，然而實際上鎖相迴路所產生的弦 波會因為元件中的熱雜訊與閃爍雜訊造成輸出訊號相位抖動，此現象 從時域上稱為抖動(Jitter)，頻域上稱為相位雜訊(Phase noise)。

圖3.5 理想與實際信號頻譜 如圖 3.6 所示，Spurious 為在中心頻率的旁帶信號的突波，而評 估其量值大小為與主要載波的功率差，單位為dBc。一般整數型鎖相 迴路(Integer N PLL) 其 Spurious 其產生的原因為電荷幫浦輸出經過 濾波器後仍有參考頻率的訊號洩漏至壓控振盪器的控制電壓。 fC fC－fREF fC+fREF dBc Spurious f 圖3.6 Spurious 示意圖

3.3 頻率合成器系統分析與模擬

3.3.1 頻率合成器線性系統分析

迴路濾波器是鎖相迴路頻率合成器在系統分析與設計的關鍵元 件，其可以決定頻率合成器是否可以穩定運作，本節迴路濾波器先分 析二階低通濾波器的轉移函數，再探討頻率合成器系統穩定度設計。 C V p i 1 R 1 C 2 C 圖3.7 二階低通濾波器 其阻抗與極點、零點分析公式如下： 1 2 1 1 1 2 1 2 1 2 2 1 1 2 2 1 1 1 3 1 1 1 ( ) 1 1 ( ) / /( ) 1 1 ( 1) h R s sC sC R C s Z s R K C C s sC sC _{R s s C s} sC sC R C          _      (3.1) 1 1 1 2 h R C K C C   (3.2) 2 1 1 1 R C   (3.3) 1 2 1 3 2 1 1 2 2 (1 ) C C C R C C C      (3.4) 2  是零點，可以決定整個鎖相迴路的相位邊限(phase margin)，₂ 頻率越低會使所需要的電容值越大，越難整合在積體電路中，如果₂ 頻率太接近系統的迴路頻寬，會使相位邊限不夠，導致系統不穩定。 3  是極點，其大小設計為₂的16 倍，所以 C1、C2電容比會差15 倍，其主要目的是將比較脈衝抑制得很乾淨，否則會對 VCO 產生調

變致使頻譜產生兩旁突波。₃一般設計在3~4 倍迴路頻寬，太小會使 overshoot 過大，但亦不可太靠近比較頻率，否則會失去濾波的作用。 ref  _e div  o  圖3.8 三階頻率合成器線性模型 鎖相迴路為一個回授系統，要讓整個鎖相迴路系統穩定運作，要 使單位增益的開回路迴路頻寬(Loop Bandwidth)所對應到的相位邊界 (Phase Margin)要足夠大。假設在開回路增益為 1 時相位為 180 度，會 使閉迴路增益無窮大，造成系統不穩定。 1 Open loop gain ( ) ( ) ( ) o

d K A s s K Z s s N      (3.5) ( ) Close loop gain

1+ ( ) ( ) A s A s  s  (3.6) A 0dB 0 0 A  0 90  0 180    2  _c ₃ 圖3.9 開迴路系統的波德圖

d K 由電荷幫浦流入迴路濾波器的電流所決定 2 cp d I K   (3.7) o K 為壓控震盪器電路靈敏度 VCO 2 K (MHz/V) o K   (3.8) 由(3.1)式帶入(3.5)式，可求得系統的開迴路轉移函數為： 1 1 2 1 1 2 1 2 1 1 ( ) ( ) o CP VCO d K I K sR C A K Z s s N N s sR C C C C           (3.9 1 1 2 2 2 1 1 2 1 2 1 2 3 1 2 1 1 | ( )( 1) ( )( 1) CP VCO CP VCO s j j I K j R C I K A R C C j N _{C C j} N _{C C} C C      _  _                 (3.10) 其相位為 1 1 2 3 ( ) tan ( ) tan ( ) 180O          (3.11) 求系統相位邊界(Phase Margin)的最大值，也就是對(3.11)式取 一次微分並令其值為零，將求出的相位極值令為截止頻率_c。 3 2 ,max 2 2 2 3 1 1 ( ) ( ) : 0 1 ( ) 1 ( ) m d d       _{ }         (3.12) 2 3 c     (3.13) 將₂、_c、₃的關係比值用 做代換 2 3 1 2 2 1 c c C C            (3.14) 將上式帶回(3.11)式可以找出相位邊界與 的對照表[13]：

表 3.1 值對照表[13]  _{1 2 3 4 5 6} Phase Margin 0 O _36.9O _53.1O _61.9O _67.4O ₇₁O 當開迴路增益A 1時，由(3.10)式計算後，可以得到截止頻率_c 的近似值約為系統的迴路頻寬K，可以定義為開迴路轉移函數在增益

為1 時的頻寬，即單位增益頻寬(unity gain bandwidth)，當迴路頻寬越

高，系統迴路反應就越快，鎖定時間就越短。 1 1 VCO 1 2 K (MHz/V) ( ) cp d h o c I R C K K K K N N C C        (3.15)

3.3.2 頻率合成器相位雜訊來源分析

相位雜訊可視為額外加入的隨機相位，在鎖相迴路中，任何元件 均有造成相位雜訊的貢獻，但主要雜訊來源可分為輸入參考訊號及電 壓控振盪器所造成的雜訊，一般情況下壓控振盪器的相位雜訊大於輸 入參考訊號，以下將比較此兩種雜訊來源經過迴路之響應做討論。 1. 相位雜訊來自輸入參考訊號 1/N C1 C2 R2 Loop Filter Z(s) VCO Ko/s Divider PFD & CP Kd ( ) in s  e  div  ( ) out s  ( ) 0 VCO s   圖 3.10 相位雜訊來自輸入參考訊號示意圖

當相位雜訊只由輸入參考訊號造成，則令輸入相位雜訊為_in( )s ， 輸出相位雜訊為_out( )s ，而等效相位雜訊之閉迴路轉移函數H s_in( )為： ( ) ( ) ( ) ( ) | 1 ( ) 1 _{( ) ( ) 1 ( )} o d out in close o in d K K Z s s A s _s H s K s A s s _{K Z s} s N          _{   } (3.16) 再用二階迴路濾波器(3.1)代入(3.16)式可得： 1 1 3 2 1 1 2 1 2 1 1 ( 1) ( ) ( ) ( ) ( ) d VCO in d VCO d VCO I K N R C s H s s R C C N s C C N s I K R C I K       (3.17) 由(3.17)式可知轉移函數為低通型態，因此迴路頻寬取越窄，越能 減少由輸入參考訊號所造成的雜訊。 2. 相位雜訊來自電壓控振盪器的控制訊號 1/N C1 C2 R2 Loop Filter Z(s) VCO Ko/s Divider PFD & CP Kd ( ) 0 in s   e  div  ( ) out s  ( ) VCO s  圖3.11 相位雜訊來自電壓控制振盪器的控制訊號示意圖 當相位雜訊只由電壓控制振盪器造成，則令 VCO 相位雜訊為 ( ) VCO s  ，輸出相位雜訊為_out( )s，而等效相位雜訊之轉移函數H_VCO( )s 為： ( ) 1 1 ( ) | 1 ( ) 1 _{( ) ( ) 1 ( )} out VCO close o VCO d s H s K s A s s _{K Z s} s N        _{   } (3.18)

再用二階迴路濾波器(3.1)代入(3.18)式可得： 3 2 1 1 2 1 2 3 2 1 1 2 1 2 1 1 ( ) ( ) ( ) ( ) ( ) ( ) VCO d VCO d VCO s NR C C s C C N H s s R C C N s C C N s I K R C I K        (3.19) 由(3.19)式可知轉移函數為高通型態，因此迴路頻寬取越寬則越能 減少由電壓控制振盪器所造成的雜訊。 為了抑制相位雜訊來自輸入參考訊號與電壓控制振盪器的控制 訊號必須將產生折衷 (trade-off) 的考量。以下為粗略的結論：若電壓 控制振盪器相較於參考訊號有更嚴重的雜訊時，適當的調高迴路頻寬 可以降低整體鎖相迴路的輸出雜訊；同理若輸入參考訊號有更嚴重的 雜訊時，降低迴路頻寬，可以降低整體鎖相迴路的輸出雜訊。

3.3.3 頻率合成器線性系統模擬

綜合以上公式，可以做頻率合成器的頻率規劃，並計算設計頻率 合成器所需的各個參數值，其設計步驟為： 1.設計壓控振盪器的靈敏度(KVCO)及輸出頻率(FOUT)。 2.決定除頻器的除數(N)決定參考頻率訊號頻率(FREF)。 3.設計電流幫浦輸出電流值(ICP) 。 4.選定安全相位邊界(Phase Margin)定 值 5.決定迴路頻寬 K、₂與₃的位置。 6.由(3.15)式選定 R1值，由(3.3)式算出 C1值，由(3.14)式算出 C2值。 7.經由 Matlab 模擬工具，探討其理想系統穩定性與鎖定情況。 8.實作頻率合成器個別子電路。 2



 4

_K

 4



₃ 9



_ref



圖 3.12 鎖相迴路系統頻率規劃[14]

一般而言迴路頻寬 K 會小於參考頻率 FREF的 1/10 以下，不能太 小也不能太大，迴路頻寬太小會使迴路反應速度慢，太大會較靠近比 較頻率其中間無法再加入₃，或是無法將比較脈衝清除乾淨；為了相 位邊界考量，一般會選擇 50O~70 O之間， 選擇太小相位邊界會不夠，  選擇太大，其電容比例差距過大，會相當佔面積，並且容易受到寄 生電容的影響，因此本文選定 為4，相位邊界為 61.9O。 以下為本論文設計之頻率合成器之所需參數： 表3.2 頻率合成器參數設定 Item Spec KVCO 547MHz/V FOUT 2.24~2.765GHz N 64~79 FREF 35MHz ICP 0.1mA  ₄ Phase Margin 61.9O Loop Bandwidth 1.8MHz R1 15.539k C1 28.548pF C2 1.903pF

由Matlab Simulink 模擬鎖定情形： 圖3.13 Simulink 模擬方塊圖 模擬輸出頻率2.45GHz 下的輸出頻率的鎖定情況 0.0 0.5 1.0 1.5 2.0 2.5 3.0 2.2 2.3 2.4 2.5 2.6 2.7 2.8 2.9 3.0 Fr equ e ncy ( G Hz) Time (u sec) Locked Time 2u sec 圖3.14 Simulink 鎖定時間模擬圖 當除數N=70 時，由迴路頻寬近似公式(3.15)可算出約為 1.8MHz： 4 3 12 6 1 1 VCO 12 1 2 K (MHz/V) 10 15.539 10 28.548 10 547 10 ( ) 70 (28.548 1.903) 10 cp I R C K N C C                  7 1.14 10 (rad/ sec) 1.8(MHz)    (3.20)

由圖3.15 Matlab 計算實際迴路頻寬為_{1.03 10 (} 7 _{rad/ sec)} 1.64(MHz)

圖 3.15 Matlab 模擬開迴路響應波德圖

3.4 實作一 多模數除頻器

3.4.1 多模數除頻器系統架構

目前於文獻上，除頻器的電路設計可區分為兩類：(1)數位電路， 利用數個 D-type Flip-Flop(DFF)做邏輯的推算形成計數器(counter)的 設計方式，可實現寬頻高除數的除頻器，但操作頻率較低。(2)類比電 路，適合於高頻、窄頻寬、低消耗功率的設計，常見有訊號再生式 (Regenerative frequency divider) 除 頻 電 路 與 注 入 鎖 定 式 除 頻 電 路 (Injection locked frequency divider)兩種架構。本次實作因主要應用頻 段為2.4GHz，因此以數位電路的實現方式為主要架構。

本 實 作 設 計 之 多 模 數 除 頻 器 主 要 由 三 個 部 分 所 組 成 ， 使 用 Current-Mode Logic(CML)架構之 D-type Flip-Flop 除四除五前置除頻 器作為除頻電路的高速鏈路，以求達到較高的頻段，再加上使用真單

相時脈電路True Single-Phase Clock(TSPC)方塊，達到低功耗除二電 路的目的，將使用TSPC 正反器架構的除二電路，串接四級而組成較 低頻除十六之Ring circuit，形成漣波計數器(異步計數器)，以及利用 數位邏輯控制電路由 NAND 與 NOR 的電路組合，控制除頻器的除 數，本除頻器可以選擇的除數範圍為除64~79 如下圖所示： Q Q AND C D Q Q C D Q Q C D Fin MC Q Q C D Q Q C D Q Q C D Q Q C D Fout D0 D1 D2 D3 Divide by 4or5 counter

Divide by 16 counter

Digital control block N=64+D0+2D1+4D2+8D3 AND Q Q C D 圖3.16.多模數除頻器系統架構圖 以下將介紹，本次實作電流模式 D 型正反器邏輯電路(Current

Mode Logic D-type Flip Flop)所組成的除四除五除頻器與使用真單相 時脈電路(True Single-Phase Clock)所組成的異步計數器，與數位邏輯 控制電路。

3.4.2 電流模式 D 型正反器邏輯電路

電流模式 D 型正反器邏輯電路為全差動方式操作，只需非常微 小的電壓變化，即可判斷出邏輯準位，並且可以有效的降低外界雜訊 及直流電壓不穩定的干擾，此種電路架構適合處理較高頻的訊號，其 缺點為功率消耗較大。 如圖3.17 所示，在電流模式邏輯架構下實現出來的 Latch 電路是 由差動對加上Regenerative pair 所組成的，其操作方式分為兩個步驟： 1. 當週期時脈 Clock 1 進入 a. CK 為高準位時，主取樣端差動對讀入資料 Data1，其他電路 暫不動作。 b. CK 為 低 準 位 時 ， 主 存 鎖 端 (Regenerative Pairs) 再 生 資 料 Data1：副取樣端差動對讀取主存鎖端保存的資料 Data1。 2. 當下一個週期時脈 Clock 2 進入 a. CK 為高準位時，主取樣端差動對讀入資料 Data2，副存鎖端 再生資料Data1 輸出。 b. CK 為低準位時，主存鎖端再生資料 Data2：副取樣端差動對 讀取主存鎖端保存的資料Data2。 Q Q C D CK CK CK Q vb Q 圖3.17 電流模式 D 型正反器[15]

3.4.3 除四除五前置除頻器

傳統的除四除除五頻器架構如下圖所示，由於此電路除了D-type

flip-flop 之外必須另外加兩個 NAND 邏輯閘，為了減少 gate-delay 以 增加最高工作頻率，使用併入 AND 閘之電流模式 D 型正反器如圖 3.19 所示。 Q Q C D Q Q C D Q Q C D Out MC Fin DFF1 DFF2 DFF3 圖 3.18 傳統除四除五除頻器電路架構 Q Q C D CK CK CK Q vb Q A B B A 圖3.19 併入 AND 閘之電流模式 D 型正反器 併入 AND 閘之除四除五除頻器如下圖所示，根據控制訊號 MC 位準的高低，可控制輸出除數為4(MC=Low)或 5(MC=High)，其操作 描述如下： 1. 輸出除數為 4：若 MC 為 low，有效作用的電路由一個簡單的循 環位移暫存器所組成;DFF1 被省去(Q輸出永遠為high)。

2. 輸出除數為 5：若 MC 為 high，DFF1 與 DFF3 的輸出訊號將送入 DFF2，使得循環位移暫存器有兩個 high 週期與三個 low 週期。 Q1( 1) Q3( ) Q2( 1) Q3( ) Q1( ) Q3( 1) Q2( ) n n MC n n n n n         (3.21) Q Q C D Q Q C D Q Q C D 圖 3.20 併入 AND 閘之除四除五除頻器電路架構 圖3.21 併入 AND 閘之除四除五除頻器時脈原理推導圖