90奈米技術之高介電常數閘極電晶體在負偏壓溫度不穩定性之可靠度研究
74
0
0
全文
(2)
(3) 90 奈米技術之高介電常數閘極電晶體在負偏壓溫度 不穩定性之可靠度研究. 指導教授：葉文冠 博士（教授） 國立高雄大學電機工程研究所 共同指導教授：簡昭欣 博士 （助理教授） 國立交通大學電子工程研究所 學生：徐韶華 國立高雄大學電機工程研究所. 摘要. 隨著元件尺寸不斷縮小，目前元件介電層厚度已縮小到 1.1 nm，為了抑制閘 極漏電流的遽增，使用高介電常數材料取代傳統二氧化矽以抑制閘極漏電流的方 式被廣泛的研究。本文研究 P 型高介電常數閘極電晶體在不同界面層材料、不同 堆疊式高介電常數材料及不同閘極材料條件下比較元件的基本電性以及負偏壓 溫度不穩定性之影響。也經由負偏壓溫度不穩定性實驗來驗證高介電常數薄膜本 體有較多的缺陷，使元件受到負偏壓溫度不穩定性的主要來源為電荷被捕獲於本 體內。 實驗發現界面層材料使用氮氧化矽比使用二氧化矽材料其元件基本電性方 面有較低的閘極漏電流而受負偏壓溫度不穩定性現象也較小。在閘極與高介電常 數介電層間使用氮化矽可有效抑制負偏壓溫度不穩定性的現象。負偏壓溫度不穩 定性實驗中，不同的強迫電壓可造成總陷入於高介電常數薄膜中電荷種類的不 同。金屬閘極高介電常數元件比使用多晶矽閘極高介電常數元件有更好的基本電 性且受到較小的負偏壓溫度不穩定性影響。. 關鍵字：高介電常數、界面層、負偏壓溫度不穩定性、本體缺陷. I.
(4) The Investigations of Negative Bias Temperature Instability on P-MOSFETs with High-k Dielectrics in 90nm Technology Advisor (1): Dr. Wen-Kuan Yeh (Professor) Institute of Electrical Engineering National University of Kaohsiung Advisor (2): Dr. Chao-Hsin Chien (Assistant Professor) Institute of Electronic Engineering National University of Chiao Tung. Student: Shau-Hua Syu Institute of Electrical Engineering National University of Kaohsiung ABSTRACT Up to now, the device dielectric thickness scaling down to 1.1 nm, and device EOT will down to 0.65 nm in 2010 year by ITRS roadmap; thus a high-k material was used to replace silicon dioxide for direct-tunneling effect suppressing. In this thesis, we investigated electrical characteristic and NBTI induced device’s degradation on different gate structures (including interfacial layer, high-k gate stack and related metal gate film) for pMOSFET integrated with high-k dielectric material. By the way, a bulk trap induced by high-k film using NBTI inspection was demonstrated. We identify MOSFET with SiON gate dielectric possess less gate leakage and NBTI degradation than device with SiO2 gate dielectric. NTBI induced device degradation can be suppressed by a SiN capping layer between Poly-Si gate and high k dielectric layer. For Poly-Si/high-κ pMOSFET, a dominated hole or electron trapping depend on the magnitude of voltage bias will cause opposite effect on device’s threshold shifting. Using a TiN as a barrier later between Poly-Si and high-k dielectric layer, better pMOSFET characteristic and NBTI immunity can be found. Keywords: EOT, direct-tunneling, high-k, NBTI, bulk trap II.
(5) 誌謝. 首先感謝我的指導教授葉文冠博士以及簡昭欣博士，在他們的教 導下，讓我學習做研究的方法以及待人處世的道理。其次感謝交通大 學陳世璋學長，因為有你的耐心教導及訓練，這篇論文才能完成。還 有我要感謝已經工作的賴建銘學長，在我剛進實驗室時耐心教導我使 用儀器。當然也感謝持續兩年互相加油打氣的高大實驗室同年級學生 恆玉、彥志、恩路及家維，還有帶來歡笑不斷的學弟群振安、啟彰、 玄德、育哲。另外也感謝在交大實驗室的學弟們有宣凱、效瑜、欣哲、 猛飛等。使我在交大作實驗的日子很開心。 感謝我的爸、媽，讓我能在無經濟壓力情況下完成學業。你們真 的很偉大。也感謝我的兩位哥哥，在我感到挫折時給我新想法。感謝 時常替我著想的朋友們美芳、真華、芷芸、智元及哲軒。感謝所有曾 經幫過我的人。. III.
(6) 目錄 第一章 緒論-------------------------------------------------------------------------------------1 1.1 研究背景與動機-----------------------------------------------------------------------1 1.2 有關負偏壓溫度不穩定性的研究-------------------------------------------------4 1.3 論文架構-------------------------------------------------------------------------------8. 第二章 高介電常數閘極電晶體的負偏壓溫度不穩定性研究-------------------------9 2.1 元件製作及實驗量測方法-----------------------------------------------------------9 2.1.1 介電層為二氧化矽/氮氧矽化鉿的製作方式------------------------------9 2.1.2 介電層為氮氧化矽/氮氧矽化鉿的製作方式-----------------------------10 2.1.3 介電層為氮氧化矽/氧化鉿的製作方式-----------------------------------10 2.1.4 實驗量測方法及參數設定---------------------------------------------------11 2.2 結果與討論--------------------------------------------------------------------------11 2.2.1 不同界面層材料對高介電常數元件的基本特性及可靠度之影響---11 2.2.1.1 結論---------------------------------------------------------------------13 2.2.2 不同高介電常數材料對元件基本特性及可靠度之影響---------------14 2.2.2.1 基本電性---------------------------------------------------------------14 2.2.2.2 負偏壓溫度不穩定性------------------------------------------------15 2.2.2.3 結論---------------------------------------------------------------------15 第三章 探討高介電常數閘極介電層在負偏壓溫度強迫下電荷陷入的現象------35 3.1 元件製作及實驗量測方法---------------------------------------------------------35 3.2 實驗結果------------------------------------------------------------------------------35 3.3 結論------------------------------------------------------------------------------------38 第四章 閘極材料為金屬及多晶矽的元件受到負偏壓溫度不穩定性劣化程度比較 ----------------------------------------------------------------------------------------------------48 4.1 元件製作及量測實驗參數設定---------------------------------------------------48 4.2 不同閘極材料對元件基本特性及可靠度之影響------------------------------49 4.2.1 基本電性------------------------------------------------------------------49 4.2.2 負偏壓溫度不穩定性---------------------------------------------------50 4.3 結論------------------------------------------------------------------------------------51 第五章 結論與未來展望---------------------------------------------------------------------61 5.1 結論------------------------------------------------------------------------------------61 5.2 未來展望------------------------------------------------------------------------------62 參考文獻----------------------------------------------------------------------------------------63 IV.
(7) 表目錄 表 2-1 實驗方法及參數設定------------------------------------------------------------------17. 圖目錄 第二章. 高介電常數閘極電晶體的負偏壓溫度不穩定性研究. 圖 2-1 強迫實驗的電路接法示意圖---------------------------------------------------------17 圖 2-2 電壓溫度強迫實驗設計流程圖------------------------------------------------------18 圖 2-3 不同界面層元件其輸出特性曲線比較圖------------------------------------------19 圖 2-4 不同界面層元件其轉換電導對閘極電壓特性比較圖---------------------------19 圖 2-5 不同界面層元件其閘極電流對閘極電壓關係比較圖---------------------------20 圖 2-6 不同界面層元件其汲極電流對汲極電壓關係比較圖---------------------------20 圖 2-7 不同界面層元件其電荷幫浦電流對脈衝底端電壓特性比較圖---------------21 圖 2-8 不同界面層元件其電容對閘極電壓特性比較圖---------------------------------21 圖 2-9 不同界面層元件其有效漂移率對有效電場特性比較圖------------------------22 圖 2-10 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為-2.0V+VTH前及後關係 圖----------------------------------------------------------------------------------------------22 圖 2-11 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為-2.5V+VTH前及後關 係圖----------------------------------------------------------------------------------------------23 圖 2-12 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為-2.7V+VTH前及後關係 圖----------------------------------------------------------------------------------------------23 圖 2-13 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.0V+VTH前及後關係 圖---------------------------------------------------------------------------------------------24 圖 2-14 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.5V+VTH前及後關係 圖----------------------------------------------------------------------------------------------24 圖 2-15 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.7V+VTH前及後關係 圖----------------------------------------------------------------------------------------------25 圖 2-16 強迫電壓為-2.0V+VTH下，界面層氮氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------25 圖 2-17 強迫電壓為-2.5V+VTH下，界面層氮氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------26 圖 2-18 強迫電壓為-2.7V+VTH下，界面層氮氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------26 圖 2-19 強迫電壓為-2.0V+VTH下，界面層二氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------27 圖 2-20 強迫電壓為-2.5V+VTH下，界面層二氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------27. V.
(8) 圖 2-21 強迫電壓為-2.7V+VTH下，界面層二氧化矽元件在不同強迫時間下電荷幫 浦電流對脈衝基底電壓關係變化圖-------------------------------------------------------28 圖 2-22 界面層氮氧化矽元件在不同強迫電壓下其臨界電壓的改變量對強迫時間 關係變化圖-------------------------------------------------------------------------------------28 圖 2-23 界面層二氧化矽元件在不同強迫電壓下其臨界電壓的改變量對強迫時間 關係變化圖-------------------------------------------------------------------------------------29 圖 2-24 界面層氮氧化矽元件在不同強迫電壓下其介面缺陷的改變量對強迫時間 關係變化圖-------------------------------------------------------------------------------------29 圖 2-25 界面層二氧化矽元件在不同強迫電壓下其介面缺陷的改變量對強迫時間 關係變化圖-------------------------------------------------------------------------------------30 圖 2-26 不同介電層材料元件其輸出特性曲線比較圖----------------------------------30 圖 2-27 不同介電層材料元件其轉換電導對閘極電壓特性曲線比較圖-------------31 圖 2-28 不同介電層材料元件其汲極電流對汲極電壓比較圖-------------------------31 圖 2-29 不同介電層材料元件其電荷幫浦電流對脈衝底端電壓比較圖-------------32 圖 2-30 不同介電層材料元件其閘極電流對閘極電壓比較圖-------------------------32 圖 2-31 不同介電層材料元件其電容對閘極電壓比較圖-------------------------------33 圖 2-32 不同介電層材料元件其漂移率對有效電場比較圖----------------------------33 圖 2-33 不同介電層元件在強迫電壓-2.0V+VTH下其臨界電壓的改變量對強迫時間 關係變化圖---------------------------------------------------------------------------------34 圖 2-34 不同介電層元件在強迫電壓-2.0V+VTH下其總共缺陷數量與介面陷阱數量 的改變量對強迫時間關係變化圖-------------------------------------------------------34 第三章 探討高介電常數閘極介電層在負偏壓溫度強迫下電荷陷入的現象 圖 3-1 經過強迫電壓為-2.0V+VTH前及後其輸出特性曲線比較圖------------------40 圖 3-2 經過強迫電壓為-2.2V+VTH前及後其輸出特性曲線比較圖-------------------40 圖 3-3 經過強迫電壓為-2.5V+VTH前及後其輸出特性曲線比較圖-------------------41 圖 3-4 經過強迫電壓為-2.7V+VTH前及後其輸出特性曲線比較圖-------------------41 圖 3-5 經過強迫電壓為-2.8V+VTH前及後其輸出特性曲線比較圖-------------------42 圖 3-6 不同強迫電壓下臨界電壓的改變量與強迫時間關係圖-----------------------42 圖 3-7 經過強迫電壓為-2.0V+VTH前、中及後其電荷幫浦電流對脈衝波底端電壓 特性關係圖-------------------------------------------------------------------------------------43 圖 3-8 經過強迫電壓為-2.2V+VTH前、中及後其電荷幫浦電流對脈衝波底端電壓 特性關係圖-------------------------------------------------------------------------------------43 圖 3-9 經過強迫電壓為-2.5V+VTH前、中及後其電荷幫浦電流對脈衝波底端電壓 特性關係圖-------------------------------------------------------------------------------------44 圖 3-10 經過強迫電壓為-2.7V+VTH前、中及後其電荷幫浦電流對脈衝波底端電壓 特性關係圖-------------------------------------------------------------------------------------44 圖 3-11 經過強迫電壓為-2.8V+VTH前、中及後其電荷幫浦電流對脈衝波底端電壓 VI.
(9) 特性關係圖-------------------------------------------------------------------------------------45 圖 3-12 不同強迫電壓下界面陷阱密度的改變量與強迫時間關係圖---------------45 圖 3-13 不同強迫電壓下總共增加的陷入電荷佔據注入閘極電荷量的改變量與強 迫時間的關係圖-------------------------------------------------------------------------------46 圖 3-14 不同強迫電壓下界面陷入電荷的增加佔據注入閘極電荷量的改變量與強 迫時間的關係圖-------------------------------------------------------------------------------46 圖 3-15 經過壓迫時間後高介電常數薄膜的電荷陷入密度與不同強迫電壓關係圖 ----------------------------------------------------------------------------------------------------47 圖 3-16 能帶示意圖---------------------------------------------------------------------------47 第四章 閘極材料為金屬及多晶矽的元件受到負偏壓溫度不穩定性劣化程度比較 圖 4-1 不同閘極材料結合高介電常數元件其輸出特性曲線特性比較圖------------52 圖 4-2 不同閘極材料結合高介電常數元件其轉換電導對閘極電壓關係比較圖---52 圖 4-3 不同閘極材料結合高介電常數元件其汲極電流對汲極電壓關係比較圖---53 圖 4-4 不同閘極材料結合高介電常數元件其閘極電流對閘極電壓關係比較圖---53 圖 4-5 不同閘極材料結合高介電常數元件其電荷幫浦電流對脈衝底端電壓關係比 較圖----------------------------------------------------------------------------------------------54 圖 4-6 不同閘極材料結合高介電常數元件其漂移率對有效電場關係比較圖------54 圖 4-7 不同閘極材料結合高介電常數元件其電容對閘極電壓關係比較圖---------55 圖 4-8 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.0V+VTH前及 後關係圖----------------------------------------------------------------------------------------55 圖 4-9 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.3V+VTH前及 後關係圖----------------------------------------------------------------------------------------56 圖 4-10 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.5V+VTH前及 後關係圖-------------------------------------------------------------------------------------56 圖 4-11 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.0V+VTH前及後 關係圖-------------------------------------------------------------------------------------------57 圖 4-12 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.3V+VTH前及後 關係圖----------------------------------------------------------------------------------------57 圖 4-13 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為-1.5V+VTH前及 後關係圖----------------------------------------------------------------------------------------58 圖 4-14 多晶矽閘極高介電常數元件在不同強迫電壓下其臨界電壓的改變量對強 迫時間關係變化圖----------------------------------------------------------------------------58 圖 4-15 多晶矽閘極高介電常數元件在不同強迫電壓下其界面缺陷及總共缺陷的 改變量對強迫時間關係變化圖-------------------------------------------------------------59 圖 4-16 金屬閘極高介電常數元件在不同強迫電壓下其臨界電壓的改變量對強迫 時間關係變化圖-------------------------------------------------------------------------------59 圖 4-17 金屬閘極高介電常數元件在不同強迫電壓下其界面缺陷及總共缺陷的改 VII.
(10) 變量對強迫時間關係變化圖----------------------------------------------------------------60. VIII.
(11) 第一章 緒論 1.1 研究背景與動機 金屬氧化層半導體 (Metal Oxide Semiconductor，MOS) 元件尺寸 的縮小，可提升元件及電路的效能，降低製作成本，以及增加積體電 路上的元件密度。但元件尺寸的縮小需遵照微縮規範（Scaling Rule） 已確保元件功能正確性，以及盡可能的抑制短通道效應 （Short-Channel Effect）。其中被廣泛使用的規範之一為定電場微縮 （Constant-Field Scaling） ，但實際上元件製作時無法完全依照微縮規 範，例如電壓因子（如電源供應，臨界電壓等）就無法任意縮減，故 較小元件的內部電場往往被迫增加，無法固定，但其現象仍是可容忍 的。另外在元件閘極介電層厚度縮減方面，傳統閘極介電層材料二氧 化矽因縮減至 3nm 左右時，閘極將受到直接穿遂（Direct-Tunneling） 的影響使漏電流遽增，使得元件尺寸縮減因此受到了限制但藉由材料 氮氧化矽（Oxynitride）的使用，可有效抑制閘極的穿遂電流遽增， 使元件尺寸可繼續縮減。 依 據 2006 年 國 際 半 導 體 技 術 藍 圖 制 訂 會 （ International Technology Roadmap for Semiconductors，ITRS）的預言，半導體製程 技術將在 2008 年時，元件閘極可能的長度為 22nm，氧化層厚度則為 0.9nm。屆時閘極介電層材料氮氧化矽將無法抑制閘極直接穿遂漏電. 1.
(12) 流的限制。故 ITRS 預言高介電常數 （High Dielectric Constant， High-κ）的材料將被需要用來抑制閘極直接穿遂漏電流的增加以及做 為持續微縮元件尺寸的工具。所以高介電常數的材料為目前半導體元 件研究發展主力之一。 使用高介電常數材料可抑制閘極漏電流的原因為在相同的等效 氧化層厚度 (Equivalent Oxide Thickness，EOT) 下，其具有較大的物 理厚度。而等效氧化層厚度，被定義如式子(1)， EOT =. k t k ox. high − k. ……………………………………………………(1). high − k. 式子中 k ox 和 k high− k 分別為二氧化矽及高介電常數材料的介電常數，. t. high− k. 代表高介電常數薄膜的實際厚度。所以相同的等效氧化層厚度，. 具有較大的物理厚度。故可抑制閘極漏電流。而目前最被廣泛使用的 高介電常數材料之一為氧化鉿（Hafnium Oxide） ，因為它有比氮化矽 (Si3N4) 及氧化鋁（Al2O3）還高的介電常數（20～25）且與矽的反應 能 (Free Energy of Reaction) 比氧化鈦 (TiO2) 及氧化鉭 (Ta2O5) 還 大，和其他的高介電常數材料相比，有較大的能隙 (Energy Gap)（～ 5.8 eV）；具有適當的電子及電洞的能障高度 (Barrier High)（>1 eV） [1]。 儘管高介電常數閘極介電層方面已被研究多年，但仍有許多關鍵 的問題存在。這些問題包括： 2.
(13) （1）電荷捕捉/散逸效應 (Charge Trapping / Detrapping) —對於電荷 捕捉方面，元件受到偏壓，時間及溫度等參數影響，使得電荷被捕捉 於高介電常數材料本體內以及界面處，導致元件在電性上可觀察到磁 滯現象（Hysteresis Phenomena），且電荷被捕捉的發生比例為高介電 常數材料本體內比發生於界面的還要高[2]。 （2）具有較高的界面陷阱密度（Interface Trap Density）—由於大部 分高介電常數材料是過渡金屬（Transition Metal）氧化物，使得高介 電常數與矽的界面特性不佳，易形成較多的界面陷阱密度。 （3）較低的漂移率（Mobility）—對於通道漂移率，高介電常數薄膜 與矽界面比二氧化矽與矽界面有更多的退化。原因包括更嚴重的庫倫 散射（Coulomb Scattering） ，界面的不平整 (Surface Roughness)，聲 子散射（Phonon Scattering）以及 Soft optical phonons 的影響[1]。 （4）介電層可靠性問題—研究指出當介電層厚度小於 3.5nm 時，對 於 P 型金屬氧化層半導體電晶體而言，元件特性退化以及生命期的限 制 ， 將 受 到 負 偏 壓 溫 度 不 穩 定 性 （ Negative Bias Temperature Instability，NBTI）的影響[3]。又由於高介電常數薄膜有顯著的電荷 捕捉/散逸效應問題，因此對於使用高介電常數作為介電層的元件其 退化機制會比二氧化矽還要複雜。因此負偏壓溫度不穩定性在高介電 常數閘極電晶體上是個重要的研究。故本論文以探索負偏壓溫度強迫. 3.
(14) 下對高介電常數閘極電晶體的影響為主題。. 1.2 有關負偏壓溫度不穩定性的研究 關於負偏壓溫度不穩定性現象在金屬氧化層半導體元件發展之 時就已被發現。所謂負偏壓溫度不穩定性考慮的是當 P 型金屬氧化層 半導體場效應電晶體的閘極施加負偏壓，其餘各電極皆接地，在高溫 環境下造成界面陷阱和固定氧化層電荷（Fixed Oxide Charge）將隨著 時間而增加，使元件電性發生改變。例如：汲極電流和轉換電導 （Transconductance）的下降以及臨界電壓（Threshold Voltage）的增 加。這將影響到元件操作的穩定性，也間接的影響了產品的運作。又 由於負偏壓溫度不穩定性所造成的劣化程度會隨著金屬氧化層半導 體場效應電晶體的特徵尺寸下降而增加，尤其當元件的閘極氧化層厚 度微縮到 3.5nm 以下時，元件生命期（Lifetime）的限制將由負偏壓 溫度不穩定性來主宰。這也使得用來解決元件微縮的高介電常數閘極 電晶體其負偏壓溫度不穩定性被大量研究。 對於負偏壓溫度不穩定性的機制，在 1995 年時由學者Ogawa以 電化學式子來描述元件在負偏壓溫度強迫下所發生的機制。至於擴散 ＋. 的物種（Species）是單原子氫（H）或單氫離子（H ），他也無法確 定，不過應以單原子氫較為可能[4]。在 1995 年之後，此說法逐漸成 型了所謂的矽表面之斷鍵反應 4. – 氫粒子漂移模型.
(15) (Reaction-Diffusion Model，R-D Model) 並以單原子氫為漂移物種的 模式，其反應機制及方程式如式子（2）[5]：. Si ≡ Si − H + h + → Si ≡ Si • + h + + H → Si ≡ Si + − H …………….…(2) 其中 Si ≡ Si 為矽原子於週邊其他共價鍵結構， Si − H 為矽於界面上與 氫所形成共價鍵結構，當有電洞 h + 及電場與溫度之能量出現後，h + 打 斷 Si − H 結構，造成 Si • 之矽懸鍵（Dangling Bond）即為界面陷阱並 隨之與 h + 結合，造成界面的陷入電荷，而 H 則藉由漂移離開界面。 除了藉由上式的矽表面之斷鍵反應 – 氫粒子漂移模型外， Ogawa 將這些現象推導了一個經驗（Empirical）式如式子（3）[4]：. Δ N it (E ox , Tox , T , t ) = BEox. 3 / 2 1/ 4. t. exp(− E A / K BT ) / Tox ……………..…...(3). 其中 ΔN it 為界面陷阱數量的改變量，E ox 為施加在氧化層上的電場大 小， T 為退化實驗中溫度數值， t 為退化實驗的時間， B 為常數其與 跨在氧化層上的電場、氧化層厚度以及退化實驗中溫度數值無直接相 關性的數值， E A 為平均活化能（Average Activation Energy）， K B 是 波茲曼常數 (Boltzmann’s Constant) 。其中界面缺陷數量的改變量與 強迫退化實驗時間為冪次關係，根據較新的研究指出 N it 與強迫退化 實驗時間的冪次關係中其斜率將受到漂移物種為單原子氫或者為氫 分子的不同，斜率值將介於 0.165~0.25 [6]。 對於以上的矽表面之斷鍵反應 – 氫粒子漂移模型及經驗式，無. 5.
(16) 法完全合理地解釋高介電常數材料在偏壓溫度壓迫測試下的結果。原 因在於高介電常數材料擁有大量的本體缺陷 (Bulk Defects)，使得高 介電常數材料內有著明顯的電荷捕捉/散逸現象。此一現象使得高介 電常數材料之元件可靠度，已不再只是單純地被偏壓溫度壓迫下所產 生之固定電荷及界面缺陷所影響。影響更多的主因轉變成高介電常數 材料內的本體缺陷易捕獲載子。 在近年來，許多學者如 Sufi Zafar 等人在高介電常數材料之可靠 度研究中，成功地引進了包含介電質內缺陷對電荷捕捉/散逸現象之 負偏壓溫度不穩定性物理模型。此模型主要是討論電荷經由穿遂效 應，或者直接注入高介電常數材料中，被其本體缺陷捕捉後所產生之 捕捉/散逸現象對負偏壓溫度不穩定性之影響。式子(4)-(5)是由此模型 推導出來定性的式子，我們可以看到臨界電壓的漂移與注入載子以及 電性逼迫時間有著強烈的指數關係[7]。. {. [. ΔVt = ΔVmax‧ 1 - exp - (N inj‧σ 0 ). β. ]}…………….…...……..……………(4). ⎧⎪ ⎡ ⎛ t ⎞ γ ⎤ ⎫⎪ ΔVt = ΔVmax‧⎨1 - exp ⎢- ⎜ τ ⎟ ⎥ ⎬ ……………………..…...……..……(5) ⎪⎩ ⎣ ⎝ 0 ⎠ ⎦ ⎪⎭. 式子(4)及(5)中 ΔVt 為臨界電壓的漂移量， ΔVmax 為臨界電壓在強迫實 驗中最大改變量， N inj 為退化實驗中注入於元件的電荷數量大小，σ 0 為陷阱的捕獲截面分佈效能， β 是電荷捕獲截面寬度大小，τ 0 則與閘 極漏電流及退化實驗時間相關的數值，而 γ = (1− α )‧β 。其中 α 為閘 6.
(17) 極漏電流與退化實驗時間相關的數值。 對於氧化鉿（HfO2）以及氧化鋁（Al2O3）不同高介電常數介電 質其本體缺陷受到電荷捕捉現象的實驗結果[8]，驗證了上述物理模 型。間接證明了高介電常數材料內的本體缺陷是高介電常數閘極電晶 體在負偏壓溫度不穩定性測試下造成元件參數衰退的主要原因。 針對上述我們可以知道不同閘極介電層材料，其造成負偏壓溫度 不穩定性的機制是有些差別的。若元件的介電層為二氧化矽其受負偏 壓溫度不穩定性的主要機制是受到界面缺陷及固定氧化層的產生所 致；而元件的介電層若為高介電常數材料其受負偏壓溫度不穩定性的 機制主要是受到高介電常數薄膜本體的缺陷所致。. 7.
(18) 1.3 論文架構 為了解負偏壓溫度不穩定性在 P 型高介電常數閘極電晶體的影 響。我們有系統的進行比較幾種不同材料、製程方式所完成的元件其 受負偏壓溫度不穩定的劣化程度。對於不同條件的比較及結果可分為 以下幾個章節來探討： 第二章的探討題目為比較具有不同界面層（Interfacial Layer）的 高介電常數閘極電晶體其基本電性及遭受負偏壓溫度不穩定性的劣 化程度。另外則比較使用不同介電層材料形成堆疊式元件其基本電性 以及遭受負偏壓溫度不穩定性的劣化程度。 第三章探討高介電常數閘極電晶體在負偏壓溫度不穩定性實驗 中因施加不同強迫電壓大小其造成電荷陷入的主宰載子種類不同，使 得元件的臨界電壓改變方式與以往負偏壓溫度不穩定性的現象有所 不同。另外也利用能帶圖來解釋導致的原因。 第四章則是探討使用金屬閘極高介電常數電晶體與多晶矽閘極 高介電常數電晶體的基本電性和負偏壓溫度不穩定性之比較。 第五章我們將上述探討的主題做個總論，藉此了解高介電常數閘 極電晶體遭受負偏壓溫度不穩定性的劣化現象。. 8.
(19) 第二章 高介電常數閘極電晶體的負偏壓溫度不穩定性研究. 許多高介電常數材料是離子性金屬氧化物，當與矽接觸時或者在 元件製作過程易造成不穩定問題，其中對於與矽接觸造成的問題可藉 由堆疊式介電質來解決[9-10]。堆疊式介電層是指先在矽表面長一層 極薄的二氧化矽或者氮氧化矽（SiON）做為閘極介電層與矽基板間 的界面層，之後再沈樍高介電常數薄膜。對於堆疊式介電層的重點可 分為二，第一使用不同的界面層材料其與高介電常數材料的結合對元 件電性及可靠性的影響，第二使用不同高介電常數材料在相同的界面 層，對元件電性及可靠性的影響。故本章研究堆疊式介電層材料變異 對元件基本電性及負偏壓溫度不穩定性的影響。. 2.1 元件製作及實驗量測方法 本章節的研究，所使用的元件為 P 型金屬氧化層半導體場效應電 晶體（p-type Metal Oxide Semiconductor Transistor， pMOSFETs） 。以 下為大略敘述元件製作方式。. 2.1.1 介電層為二氧化矽/氮氧矽化鉿的製作方式 元件被製作在 100 方向 n 型矽晶圓上。在標準清潔後，於室溫下. 9.
(20) 浸泡在臭氧水（Ozone Water）成長 0.5 nm 的二氧化矽薄膜。藉由此 步驟可得到高品質的介面層 (Interfacial Layer)，減低介面陷阱電荷。 隨 後 ， 利 用 有 機 金 屬 氣 相 磊 晶 （ Metal-Organic Chemical Vapor Deposition，MOCVD）法沈樍 2.5 nm 的矽氧化鉿。於高溫 700℃下 30 秒的後續氮化 (Nitridation) 處理，以形成氮氧矽化鉿薄膜。在多 晶矽閘極圖形定義及源、汲極形成後，使用快速熱退火系統（Rapid Thermal Annealing，RTA）來活化摻雜。接著沈樍二氧化矽薄膜後開 出接觸洞，使用鋁金屬作為電極，再經由回火即完成元件。. 2.1.2 介電層為氮氧化矽/氮氧矽化鉿的製作方式 元件被製作在 100 方向n型矽晶圓上。在標準清潔後，使用電漿 （Plasma）通入一氧化二氮氣體（N2O）成長 1 nm的氮氧化矽薄膜。 之後的流程與製作二氧化矽/氮氧矽化鉿的製作方式相同。. 2.1.3 介電層為氮氧化矽/氧化鉿的製作方式 元件被製作在 100 方向n型矽晶圓上。在標準清潔後，使用電漿 （Plasma）通入一氧化二氮氣體（N2O）成長 1 nm的氮氧化矽薄膜。 隨後，利用有機金屬氣相磊晶法沈樍 2.5 nm的氧化鉿。再利用化學氣 象沈樍（CVD）長厚度約為 0.3nm的氮化矽（SiN）作為覆蓋層。其. 10.
(21) 用途為防止氧化鉿與閘極多晶矽的反應。隨後於高溫 600℃下 60 秒 的後續沈樍回火（Post Deposition Anneal）處理，以增進薄膜的品質。 在多晶矽閘極圖形定義及源、汲極形成後，使用快速熱退火系統來活 化摻雜。接著沈樍覆蓋氧化膜後開出接觸洞，使用鋁金屬作為電極， 再經由回火即完成元件。. 2.1.4 實驗量測方法及參數設定 我們利用 HP 4156C 半導體參數分析儀器進行 I-V 量測。利用 HP4284 電阻電感電容分析儀器進行 C-V 量測並萃取等效氧化層厚度 以及利用 Split-CV 方法[11]萃取漂移率。利用 HP81110 脈衝產生器搭 配 HP4156 儀器及利用 HP VEE 軟體撰寫電荷幫浦方法[12]進行量測 且萃取界面陷阱電荷數量。 在元件的可靠性量測是利用負偏壓溫度強迫退化實驗進行，其元 件電路接法如圖 2-1。並且為了觀察元件退化情形，退化實驗進行前 後以及每段壓迫退化實驗時間完成後即萃取元件參數，包括臨界電 壓，次臨界斜率以及介面陷阱電荷數量。圖 2-2 為負偏壓溫度強迫實 驗流程圖。上述量測方法及參數設定整理於表 2-1。. 2.2 結果與討論 2.2.1 不同界面層材料對高介電常數元件的基本特性及可靠度之影響 11.
(22) 元件基本電性方面，圖 2-3 及圖 2-4 分別為輸出特性曲線及轉換 電導(Transconductance)的比較結果。結果顯示兩種元件的次臨界斜率 及閘極控制能力是相近的。另外可觀察到界面層材料使用氮氧化矽的 元件，其臨界電壓比使用二氧化矽的元件還要大。原因在於氮氧化矽 的使用會使介電層裡的正固定電荷變多，使得元件需要更大的負閘極 電壓才能導通。圖 2-5 則顯示使用氮氧化矽界面層具有較小的閘極漏 電流。圖 2-6 為兩種元件的汲極電流對汲極電壓特性比較圖，結果顯 示兩種元件在固定閘極電壓下得到相近的飽和電流。另外圖 2-7 則是 利用電荷幫浦方法量測得電荷幫浦電流與脈衝底端電壓特性曲線 圖。圖中可以發現使用二氧化矽做界面層的元件，其電荷幫浦電流比 使用氮氧化矽做界面層的元件還小。由式子(6)可知，電荷幫浦電流 愈小代表介面陷阱電荷數量越少。如下式： N it =. Icp ………………………………………………………....(6) qAG f. 其中 N it 為界面陷阱電荷數量，I CP 為電荷幫浦電流，q 為基本電荷， AG 為元件閘極面積， f 為頻率。 圖 2-8 則為兩者的電容-電壓曲線比較圖。我們利用元件反轉時 電容值萃取等效氧化層厚度。結果顯示製作界面層材料為二氧化矽的 元件，其等效氧化層電荷比使用氮氧化矽的元件還薄。其原因可能為 二氧化矽實際厚度較薄所導致。而圖 2-9 結果顯示使用氮氧化矽界面. 12.
(23) 層的元件其漂移率比使用二氧化矽界面層元件來的高。可能原因為界 面層二氧化矽實際厚度較薄，使得介於高介電常數薄膜及矽通道的距 離減少，增加了電荷在這距離之間傳輸的機會，導致漂移率下降[13]。 在負偏壓溫度不穩定性實驗結果方面，圖 2-10~2-15 結果顯示元 件臨界電壓的漂移與強迫退化實驗的電壓及時間的關連性。而在圖 2-16~2-21 為固定強迫電壓下，元件的電荷幫浦電流隨強迫時間變化 而變大，這樣的結果代表隨著強迫退化實驗時間的增加，界面缺陷數 量也跟著增加。 關於負偏壓溫度不穩定性在不同界面層材料的差異可藉由圖 2-22 以及圖 2-23 觀察發現在相同強迫電壓下具有氮氧化矽為界面層 的元件，其受到負偏壓溫度不穩定性的劣化影響較小。對於這樣的結 果，我們認為有兩種可能的原因存在。其一為使用氮氧化矽作為元件 界面層其可有效的抵擋電洞陷入於高介電常數薄膜中。其二為二氧化 矽界面層實際厚度僅為氮氧化矽厚度的一半，故在相同強迫電壓下二 氧化矽受到更多的電壓影響。至於強迫實驗中介面缺陷數量的改變與 強迫退化時間結果如圖 2-24 及圖 2-25。介面缺陷數量的改變量與強 迫時間為冪次關係，符合式子（3） ，代表介面缺陷數量的產生機制可 用矽表面之斷鍵反應 – 氫粒子漂移模型來解釋。 2.2.1.1 結論. 13.
(24) 堆疊式介電層在高介電常數閘極電晶體的使用可有效的提升介 面品質，進而提升元件電特性[10]。我們發現使用二氧化矽結合氮氧 矽化鉿介電層元件比使用氮氧化矽與氮氧矽化鉿介電層元件具有較 低的介面陷阱電荷、較薄的等效氧化層電荷，但其受到負偏壓溫度不 穩定性的劣化較為嚴重。而氮氧化矽與氮氧矽化鉿介電層元件有較低 的閘極漏電流，較高的漂移率及較小的負偏壓溫度不穩定性影響。. 2.2.2 不同高介電常數材料對元件基本特性及可靠度之影響 2.2.2.1 基本電性 圖 2-26 及圖 2-27 為高介電常數閘極堆疊式介電層為氧化鉿及氮 氧矽化鉿使用界面層為二氧化矽的結合其元件輸出特性曲線及轉換 電導特性曲線之比較結果。結果顯示兩種材料具有相似的次臨界斜 率。而圖 2-28 及圖 2-29 結果顯示氮氧矽化鉿的使用比氧化鉿的使用 具有更高的飽和電流以及具有較佳界面特性。使用圖 2-30 結果顯示 氧化鉿的使用比氮氧矽化鉿的使用有明顯小的閘極漏電流。其原因可 能為具有一層氮化矽（SiN）覆蓋於氧化鉿上面，能明顯的降低閘極 漏電流。圖 2-31 為元件電容電壓特性圖，結果顯示使用氧化鉿比使 用氮氧矽化鉿可得到較小的等效氧化層厚度，其原因可能是因為氮化 矽阻擋了 poly depletion 效應[14]。圖 2-32 結果顯示氮氧矽化鉿的使. 14.
(25) 用比氧化鉿的使用具有更高的漂移率。. 2.2.2.2 負偏壓溫度不穩定性 圖 2-33 為元件在固定退化電壓下其臨界電壓隨著退化時間產生 漂移，即為負偏壓溫度不穩定現象。結果顯示氮氧矽化鉿的使用比氧 化鉿的使用相較之下有較嚴重的負偏壓溫度不穩定性現象。另外我們 將臨界電壓隨時間的改變量帶入 Sufi Zafar 所推論出來的經驗式，即 式子（5） 。結果得到相當符合的結果。結果證明元件受到負偏壓溫度 不穩定性的退化現象主要原因為介電層本體缺陷所致。 圖 2-34 為退化實驗中所萃取的介面缺陷數量隨時間的改變以及 利用元件反轉區電容以及隨退化時間的臨界電壓改變量推算出的總 缺陷數量隨退化時間的改變量。其中推算式子如下：. ΔN. tot. = CΔV th q Ag …………………………………………………..(6). 其中， ΔN tot 代表總共的缺陷電荷改變量，C 代表閘極電容， ΔV th 代 表臨界電壓的改變量， Ag 代表閘極面積。 藉由圖 2-34 可以發現在高介電常數閘極介電層主宰負偏壓溫度不穩 。另外亦可觀察氮氧矽化鉿的使用比 定性為本體缺陷（ ΔN tot − ΔN it ） 氧化鉿的使用有更顯著的現象。. 2.2.2.3 結論 15.
(26) 藉由以上實驗結果顯示，無論是使用氮氧矽化鉿或者氧化鉿堆疊 於二氧化矽其元件都具有相近的次臨界斜率。對於使用氮氧矽化鉿的 元件比使用氧化鉿的元件具有較大的飽和電流，較低的介面陷阱 數量以及較高的漂移率。對於使用氧化鉿的元件比使用氮氧矽化鉿的 元件具有較低的閘極漏電流以及較小的等效氧化層厚度。另外在負偏 壓溫度不穩定性方面，使用氮氧矽化鉿的元件比具有一層氮化矽覆蓋 於氧化鉿上面的元件有較大的劣化程度。. 16.
(27) 表 2-1 實驗方法及參數設定 Device Characteristic VTH, SS, IG. Measurement. Parameter Setup. ID-VG. VD =-50mV (Constant Mode) VG =0~-2V (Sweep Mode) VG =1.5V~-1.5V (Sweep Mode). Equivalent C-V Oxide Thickness (EOT) Mobility Split-CV. Interface Trap Number (Nit). Charge Pumping. Reliability. Bias Temperature Stress (BTS). CGC=1.5V~-1.5V CGB=1.5V~-1.5V VD =-50mV, VG =1.5V~-1.5V Frequency=1 MHz, Rising Time=80 nsec Falling Time=80 nsec Reverse Bias= -50 mV Amplitude= 1.5 V Room Temperature VS=VD=VB =0V Vstress=VG B. 圖 2-1 強迫實驗的電路接法示意圖 17.
(28) 開始. 進行強迫（stress）流程前，測量 Id-Vg 及 Charge Pumping. 設定強迫的電壓及溫度. BTS 自動量測流程. 每段強迫時間結束後，量測 Id-Vg 及 Charge Pumping. 否 分段強迫時間完成. 是 完成強迫（stress）流程後，測量 Id-Vg 及 Charge Pumping. 結束. 圖 2-2 電壓溫度強迫實驗設計流程圖. 18.
(29) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. W/L=10/10 μm Poly-Si/HfSiON=2.5 nm. SS= 79.7 mV/decade SS= 79.4 mV/decade. SiON_VTH= -1.05 V SiO2_VTH= -0.96V. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-3 不同界面層元件其輸出特性曲線比較圖. 4. W/L=10/10 μm Poly-Si/HfSiON=2.5 nm. Gm (10-6A/V). 3 2 1 SiON SiO2. 0 -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-4 不同界面層元件其轉換電導對閘極電壓特性比較圖. 19.
(30) 10-9. PMOS_W/L=10/10 μm Poly-Si/HfSiON=2.5 nm. 10-10. IG (A). 10-11 10-12 10-13 10-14. SiON SiO2. 10-15 -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-5 不同界面層元件其閘極電流對閘極電壓關係比較圖. 100. PMOS_W/L=10/10 μm Poly-Si/HfSiON_2.5nm. ID (μA). 80. VG-VTH= -1.5V. SiON SiO2. 60 VG-VTH= -1V. 40 20. VG-VTH= -0.5V VG-VTH=0V. 0 0.0. -0.5. -1.0. -1.5. -2.0. VD (V). 圖 2-6 不同界面層元件其汲極電流對汲極電壓關係比較圖. 20.
(31) 40. W/L=10/10 μm Poly-Si/HfSiON=2.5 nm 11. ICP (nA). 2. SiON_Nit=1.39 (10 /cm ). 30. SiO2_Nit=1.21 (1011/cm2). 20. 10. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-7 不同界面層元件其電荷幫浦電流對脈衝底端電壓特性比較圖. 2000 1800. W/L=10/10 μm Poly-Si/HfSiON=2.5 nm. C (fF). 1600. SiON_EOT= 3.0 nm SiO2_EOT= 2.8 nm. 1400 1200 1000 800 600 400 -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. VG (V). 圖 2-8 不同界面層元件其電容對閘極電壓特性比較圖. 21.
(32) Effictive Mobility (cm2/V-sec). 200 180 160 140 120 100 80 60 40 20 0. Poly-Si / HfSiON SiON SiO2 Universal. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Effictive Field (MV/cm). ID (A). 圖 2-9 不同界面層元件其漂移率對有效電場特性比較圖. 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. SiON/HfSiON Vstress= -2.0V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-10 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為 -2.0V+VTH前及後關係圖. 22.
(33) 10-5. SiON/HfSiON Vstress= -2.5V+VTH. 10-6 10-7 ID (A). 10-8 10-9 10-10 10-11 10-12 Before Stress After Stress 1000 sec. 10-13 10-14 -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-11 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為-2.5V+VTH. ID (A). 前及後關係圖 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. SiON/HfSiON Vstress= -2.7V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-12 界面層氮氧化矽元件其輸出特性曲線受強迫電壓為-2.7V+VTH 前及後關係圖. 23.
(34) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. SiO2/HfSiON Vstress= -2.0V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-13 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.0V+VTH. ID (A). 前及後關係圖 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. SiO2/HfSiON Vstress= -2.5V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-14 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.5V+VTH 前及後關係圖. 24.
(35) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14. SiO2/HfSiON Vstress= -2.7V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-15 界面層二氧化矽元件其輸出特性曲線受強迫電壓為-2.7V+VTH 前及後關係圖 50. Icp (nA). 40. SiON/HfSiON Vstress= -2.0V+VTH. Before stress 1sec 10sec 100sec 1000sec. 30 20 10 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-16 強迫電壓為-2.0V+VTH下，界面層氮氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖. 25.
(36) 60 50. Icp (nA). 40. SiON/HfSiON Vstress= -2.5V+VTH. Before stress 1sec 10sec 100sec 1000sec. 30 20 10 0 -2.0. -1.5. -1.0. -0.5. Base Voltage (V). 圖 2-17 強迫電壓為-2.5V+VTH下，界面層氮氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖 70 60. Icp (nA). 50. SiON/HfSiON Vstress= -2.7V+VTH. Before stress 1sec 10sec 100sec 1000sec. 40 30 20 10 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-18 強迫電壓為-2.7V+VTH下，界面層氮氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖. 26.
(37) 40. Icp (nA). 30. Poly-Si / HfSiON / SiO2 Vstress= -2.0V+VTH. Before stress 1sec 10sec 100sec 1000sec. 20 10 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-19 強迫電壓為-2.0V+VTH下，界面層二氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖. Icp (nA). 60. 40. Poly-Si / HfSiON / SiO2 Vstress= -2.5V+VTH. before stress 1sec 10sec 100sec 1000sec. 20. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-20 強迫電壓為-2.5V+VTH下，界面層二氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖. 27.
(38) Icp (nA). 60. Poly-Si / HfSiON / SiO2 Vstress= -2.7V+VTH. 40 Before stress 1sec 10sec 100sec 1000sec. 20. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-21 強迫電壓為-2.7V+VTH下，界面層二氧化矽元件在不同強迫時 間下電荷幫浦電流對脈衝基底電壓關係變化圖. 100. SiON/HfSiON. 80 ΔVTH (mV). 60. Vstress = -2.0V+VTH Vstress = -2.5V+VTH Vstress = -2.7V+VTH. 40 20 0 -20 -40 -60 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-22 界面層氮氧化矽元件在不同強迫電壓下其臨界電壓的改變量 對強迫時間關係變化圖. 28.
(39) SiO2/HfSiON. 100. Vstress = -2.0V+VTH. ΔVth (mV). Vstress = -2.5V+VTH. 50. Vstress = -2.7V+VTH. 0 -50 -100 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-23 界面層二氧化矽元件在不同強迫電壓下其臨界電壓的改變量 對強迫時間關係變化圖 1012 SiON/HfSiON Vstress = -2.0V+VTH. αt. -2 ΔNit (cm ). Vstress = -2.5V+VTH. αt. Vstress = -2.7V+VTH. 1011. 1010 10-1. 0.186 0.191. α t0.22. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-24 界面層氮氧化矽元件在不同強迫電壓下其介面缺陷的改變量 對強迫時間關係變化圖. 29.
(40) 1012. SiO2/HfSiON Vstress = -2.0V+VTH. α t0.206. -2 ΔNit (cm ). Vstress = -2.5V+VTH Vstress = -2.7V+VTH. α t0.208. 1011 α t0.2232. 1010 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-25 界面層二氧化矽元件在不同強迫電壓下其界面缺陷的改變量. ID (A). 對強迫時間關係變化圖 10-3 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. W/L=10/10 μm. HfSiON/SiO2_SS= 79.8 mV/decade SiN/HfO2/SiO2_SS= 79.2 mV/decade. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-26 不同介電層材料元件其輸出特性曲線比較圖. 30.
(41) 6. W/L=10/10 μm. HfSiON/SiO2. Gm (10-6A/V). 5. SiN/HfO2/SiO2. 4 3 2 1 0 -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-27 不同介電層材料元件其轉換電導對閘極電壓特性曲線比較圖. 100. PMOS_W/L=10/10 μm. ID (μA). VG-VTH= -1.5V. HfSiON/SiO2. 80. SiN/HfO2/SiO2. 60 VG-VTH= -1V. 40 20. VG-VTH= -0.5V VG-VTH=0V. 0 0.0. -0.5. -1.0. -1.5. -2.0. VD (V). 圖 2-28 不同介電層材料元件其汲極電流對汲極電壓比較圖. 31.
(42) 40 11. -2. HfSiON/SiO2_Nit=1.21 (10 cm ) SiN/HfO2/SiO2_Nit=1.37 (1011cm-2). ICP (nA). 30. 20. 10. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 2-29 不同介電層材料元件其電荷幫浦電流對脈衝底端電壓比較圖. 10-9. W/L=10/10 μm. 10-10. IG (A). 10-11 10-12 10-13 10-14. HfSiON / SiO2 SiN / HfO2 / SiO2. 10-15 -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 2-30 不同介電層材料元件其閘極電流對閘極電壓比較圖. 32.
(43) 2000 1800. W/L=10/10 μm HfSiON/SiO2_EOT=2.80 nm. C (fF). 1600. SiN/HfO2/SiO2_EOT=2.62 nm. 1400 1200 1000 800 600 400 -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. VG (V). Effective Mobility (cm2/V-sec). 圖 2-31 不同介電層材料元件其電容對閘極電壓比較圖. 200 180 160 140 120 100 80 60 40 20 0. HfSiON / SiO2 SiN / HfO2 / SiO2 Universal. 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. Effective field (MV/cm). 圖 2-32 不同介電層材料元件其漂移率對有效電場比較圖. 33.
(44) 140. Vstress= -2.0V+VTH. 120. HfSiON / SiO2 SiN / HfO2 / SiO2. ΔVTH (mV). 100 80 60 40 20 0 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-33 不同介電層元件在強迫電壓-2.0V+VTH下其臨界電壓的改變量 對強迫時間關係變化圖. -2 ΔNtot , ΔNit (cm ). 1013. Vstress= -2.0V+VTH HfSiON / SiO2. 1012. SiN / HfO2 / SiO2. 1011. α t0.213. ΔNtot. α t0.223. ΔNit. 1010 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 2-34 不同介電層元件在強迫電壓-2.0V+VTH下其總共缺陷數量與介 面陷阱數量的改變量對強迫時間關係變化圖. 34.
(45) 第三章 探討高介電常數閘極介電層在負偏壓溫度強迫下電 荷陷入的現象. 高介電常數材料的應用，可有效解決傳統二氧化矽在閘極介電層 所遭遇之物理極限（極大的閘極直接穿遂電流），所以已被認定為在 深次微米世代（小於 0.45μm 技術節點）半導體技術中的一個解決方 案。而在高介電常數材料使用下之元件可靠度方面，由於在高介電常 數薄膜中，具有較多的缺陷數量（包含薄膜本體及薄膜表面），因此 有較嚴重的電荷捕捉及散逸效應。此效應在高介電常數材料中將對元 件之可靠度有極關鍵性的影響。本章節我們將討論不同種類的載子捕 捉效應對高介電常數材料元件之可靠度影響。我們發現在高介電常數 材料中，電子的捕捉及電洞的捕捉將對元件可靠度有不同之影響，且 對元件可靠度之生命期有重要之影響。. 3.1 元件製作及實驗量測方法 本章節的研究，所使用的元件製造方式完全與 2.1.1 節介電層為 二氧化矽/氮氧矽化鉿的製作方式相同。而負偏壓溫度不穩定性實驗 量測方法及流程與 2.1.4 節相同。. 3.2 實驗結果. 35.
(46) 圖 3-1 到 3-5 均為p型元件在室溫下經過強迫前及後，所測量到 的汲極電流對閘極電壓特性。其差異在不同的強迫電壓值，分別為 -2.0+VTH，-2.2+VTH，-2.5+VTH，-2.7+VTH以及-2.8+VTH伏特。我們可 觀察到強迫實驗前及後的汲極電流改變，代表著臨界電壓經過強迫時 間後產生漂移，使得元件具有負偏壓溫度不穩定現象。另外，我們發 現強迫電壓值大於或小於-2.5+VTH伏特時可明顯發現臨界電壓漂移 情況有兩種現象。第一種則可從圖 3-1 到 3-3 發現元件的臨界電壓是 隨著強迫時間而變的越小。圖 3-4 與 3-5，元件的臨界電壓則是隨著 強迫時間而變的越大。這樣的結果與過去大家認知的負偏壓溫度不穩 定性造成元件退化的結果有所不同，其也意味著元件壽命的預測方法 不能再使用。圖 3.6 為元件在不同強迫電壓下，臨界電壓的改變量對 強迫時間的相依性。除了元件受到強迫的作用，使得臨界電壓的改變 量已到達 0.1 伏特。此外可以清楚看出強迫電壓越大於-2.5+VTH伏特 時，其臨界電壓改變量為越正；小於-2.5+VTH伏特時，其臨界電壓改 變量為越負；其值等於-2.5 伏特時，則臨界電壓改變量幾乎不變。 除了元件的基本特性外，實驗流程中我們也利用電荷幫浦法，觀 察元件介面陷阱密度受到強迫過程前、中及後的影響。圖 3-7 到圖 3-11 為不同強迫電壓下，電荷幫浦電流對脈衝波底端電壓的變化特性。可 以發現隨著強迫電壓值越大，其電荷幫浦電流就變的越大。又由於電. 36.
(47) 荷幫浦電流的最大值代表著界面陷阱電荷數量的大小。所以隨著強迫 電壓值越大以及強迫退化時間的增加，界面陷阱電荷數量的產生也越 多。另外，我們更發現到隨著強迫退化時間增加，強迫電壓值的大與 小在電荷幫浦電流對脈衝波底端電壓變化的圖形上除了電荷幫浦電 流增加外還產生偏移的現象。如圖 3-7 及 3-8 為強迫電壓大於-2.5+VTH 伏特時，電荷幫浦電流對脈衝波底端電壓變化的圖形都是往右偏移。 圖 3-9 為強迫電壓等於-2.5+VTH伏特時，其電荷幫浦電流對脈衝波底 端電壓變化的圖形有著較小往右偏移現象。而圖 3-10 及 3-11 其強迫 電壓小於-2.5+VTH伏特時，其電荷幫浦電流對脈衝波底端電壓變化的 圖形則都是往左偏移。這證明強迫電壓的大與小引起不同種類的陷入 電荷。圖 3-12 則是將不同強迫電壓值其隨著強迫時間下造成介面陷 阱數量的改變量。可觀察出強迫電壓值的增加與界面陷阱數量的改變 量關係是單一性的。反觀，圖 3-6 臨界電壓的變化量與強迫電壓非單 一性。故利用已知的臨界電壓改變量，代入下列式子(6)，求得總陷 入電荷改變量。. ΔN. tot. = CΔV th. qA. ……………………………………………式子(6). g. 其中， ΔN tot 代表總共的缺陷電荷改變量，C 代表閘極電容， ΔV th 代 表臨界電壓的改變量， Ag 代表閘極面積。 37.
(48) 我們利用總共的缺陷電荷改變量做了幾項比較。如圖 3-13 代表 隨著強迫退化時間下，總共的缺陷電荷改變量在注入於閘極電荷量所 佔的比例，此圖代表著總共的缺陷電荷隨時間改變的效益。另外，圖 3-14 代表隨著強迫退化時間下界面陷阱電荷改變量在注入於閘極電 荷量所佔的比例，此圖代表著界面陷阱電荷隨時間改變的效益。比較 圖 3-13 及圖 3-14 可發現界面陷阱電荷隨時間改變的效益小於總共的 缺陷電荷隨時間改變的效益一個數量級大小。在圖 3-15 則在不同強 迫電壓下經過總強迫退化時間後，比較界面陷阱電荷的改變量以及被 捕獲於高介電常數薄膜裡的改變量。藉此，我們觀察到負偏壓溫度不 穩定性實驗，高介電常數薄膜的電荷陷入佔大部分，而界面缺陷數量 的產生則是佔了少數。. 3.3 結論 藉由以上結果，可以發現P型高介電常數之場效應電晶體其負偏 壓溫度不穩定性的行為中，主導退化機制的是高介電常數薄膜裡的陷 阱，其受到強迫電壓比-2.5+VTH伏特還大時，被陷入在薄膜的電荷以 電洞為多數，而當強迫電壓比-2.5+VTH伏特還小時，被陷入在薄膜的 電荷以電子為多數。最後我們藉由能帶圖，說明強迫電壓引起不同極 性電荷陷入薄膜的可能原因。如圖 3-16，當壓迫電壓為-2.7+VTH伏特 時，電洞穿遂的路徑變短所以電洞陷入的機會變大。因此導致臨界電 38.
(49) 壓變的越來越大。但當強迫電壓為-2.2+VTH伏特時，由於受界面層 （Interfacial Layer）的影響，電洞的注入被抑制了。所以薄膜中電子 陷入的量比電洞陷入的量還要多。因此導致臨界電壓變的越來越小。. 39.
(50) ID (A). 10-1 10-2 PMOS_W/L=10/10μm 10-3 Poly-Si / HfSiON / SiO2 10-4 Vstress= -2.0V+VTH 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 Before Stress 10-13 -14 After Stress 1000 sec 10 -15 10 -2.0 -1.5 -1.0. -0.5. 0.0. VG (V). ID (A). 圖 3-1 經過強迫電壓為-2.0V+VTH前及後其輸出特性曲線比較圖. 10-1 10-2 PMOS_W/L=10/10μm 10-3 Poly-Si / HfSiON / SiO2 10-4 Vstress= -2.2V+VTH 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 Before Stress After Stress 1000 sec 10-13 -14 10 -2.0 -1.5 -1.0. -0.5. 0.0. VG (V). 圖 3-2 經過強迫電壓為-2.2V+VTH前及後其輸出特性曲線比較圖. 40.
(51) ID (A). 10-1 10-2 PMOS_W/L=10/10μm 10-3 Poly-Si / HfSiON / SiO2 10-4 Vstress= -2.5V+VTH 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 Before Stress 10-13 After Stress 1000 sec -14 10 10-15 -2.0 -1.5 -1.0. -0.5. 0.0. VG (V). ID (A). 圖 3-3 經過強迫電壓為-2.5V+VTH前及後其輸出特性曲線比較圖. 10-1 10-2 10-3 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. PMOS_W/L=10/10μm Poly-Si / HfSiON / SiO2 Vstress= -2.7V+VTH. Before Stress After Stress 1000 sec. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 3-4 經過強迫電壓為-2.7V+VTH前及後其輸出特性曲線比較圖. 41.
(52) ID (A). 10-1 10-2 PMOS_W/L=10/10μm 10-3 Poly-Si / HfSiON / SiO2 10-4 V stress= -2.8V+VTH 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 Before Stress 10-13 After Stress 1000 sec -14 10 10-15 -2.0 -1.5 -1.0. -0.5. 0.0. VG (V). 圖 3-5 經過強迫電壓為-2.8V+VTH前及後其輸出特性曲線比較圖. 300. ΔVTH (mV). 200. Vstress= -2.0V+VTH Vstress= -2.2V+VTH. PMOS_W/L=10/10 um Poly-Si/ HfSiON/SiO2. Vstress= -2.5V+VTH Vstress= -2.7V+VTH. 100. Vstress= -2.8V+VTH. 0 -100 -200 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 3-6 不同強迫電壓下臨界電壓的改變量與強迫時間關係圖. 42.
(53) 40. Icp (nA). 30. Poly-Si / HfSiON / SiO2 Vstress= -2.0V+VTH. Before stress 1sec 10sec 100sec 1000sec. 20 10 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 3-7 經過強迫電壓為-2.0V+VTH前、中及後其電荷幫浦電流對脈衝 波底端電壓特性關係圖 40. Icp (nA). 30. Poly-Si / HfSiON / SiO2 Vstress= -2.2V+VTH. 20 10. Before stress 1sec 10sec 100sec 1000sec. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 3-8 經過強迫電壓為-2.2V+VTH前、中及後其電荷幫浦電流對脈衝 波底端電壓特性關係圖. 43.
(54) Icp (nA). 60. 40. Poly-Si / HfSiON / SiO2 Vstress= -2.5V+VTH. before stress 1sec 10sec 100sec 1000sec. 20. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 3-9 經過強迫電壓為-2.5V+VTH前、中及後其電荷幫浦電流對脈衝 波底端電壓特性關係圖. Icp (nA). 60. Poly-Si / HfSiON / SiO2 Vstress= -2.7V+VTH. 40. 20. Before stress 1sec 10sec 100sec 1000sec. 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 3-10 經過強迫電壓為-2.7V+VTH前、中及後其電荷幫浦電流對脈衝 波底端電壓特性關係圖. 44.
(55) 80. Icp (nA). 60. Poly-Si / HfSiON / SiO2 Vstress= -2.8V+VTH. Before stress 1sec 10sec 100sec 1000sec. 40 20 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 3-11 經過強迫電壓為-2.8V+VTH前、中及後其電荷幫浦電流對脈衝 波底端電壓特性關係圖 1012. Vstress= -2V+VTH Poly-Si/ HfSiON/SiO2 αt 0.206 αt 0.208 αt 0.223 αt 0.202. Vstress= -2.2V+VTH 2 ΔNit (1/cm ). Vstress= -2.5V+VTH Vstress= -2.7V+VTH Vstress= -2.8V+VTH. αt. 0.223. 1011. 1010 10-1. 100. 101. 102. 103. 104. 105. Stress Time (sec). 圖 3-12 不同強迫電壓下界面陷阱密度的改變量與強迫時間關係圖. 45.
(56) 10-5. PMOS_W/L=10/10 μm Poly-Si/HfSiON/SiO2. ΔNtot / Ninj. 10-6 10-7 10-8. Vstress= -2.0V+VTH Vstress= -2.2V+VTH. 10-9. Vstress= -2.7V+VTH Vstress= -2.8V+VTH. 10-10 10-1. 100. 101. 102. 103. Stress Time (sec). 圖 3-13 不同強迫電壓下總共增加的陷入電荷佔據注入閘極電荷量的 改變量與強迫時間的關係圖 10-5. PMOS_W/L=10/10 μm Poly-Si/HfSiON/SiO2. ΔNit / Ninj. 10-6 10-7 10-8 Vstress= -2.0V+VTH. 10-9. Vstress= -2.2V+VTH. 10-10. Vstress= -2.7V+VTH Vstress= -2.8V+VTH. 10-11 10-1. 100. 101. 102. 103. Stress Time (sec). 圖 3-14 不同強迫電壓下界面陷入電荷的增加佔據注入閘極電荷量的 改變量與強迫時間的關係圖. 46.
(57) 10 2 ΔNbulk ,ΔNit (10 /cm ). 120 100. PMOS_W/L=10/10 μm Poly-Si / HfSiON / SiO2 After Stress Time 1000 sec. 80 60 40. ΔNbulk ΔNit. 20 0. Vth 2+Vth 5+Vth 7+Vth 8+Vth + 0 -2. -2. -2. -2 . -2.. Stress Voltage (V). 圖 3-15 經過壓迫時間後高介電常數薄膜的電荷陷入密度與不同強迫 電壓關係圖. 圖 3-16 能帶示意圖. 47.
(58) 第四章 閘極材料為金屬及多晶矽的元件受到負偏壓溫度不 穩定性劣化程度比較 多晶矽閘極與高介電常數介電層結合的電晶體會因為費米能階 閂鎖的發生（Fermi-Level Pinning）造成元件具有較大的臨界電壓 [15]。在漂移率方面多晶矽閘極與高介電常數介電層結合的元件比多 晶矽閘極結合二氧化矽介電層的元件更低。針對這兩部分，使用金屬 閘極搭配高介電常數介電層的元件可以抑制其發生[16]。對於需求為 高效能的金屬閘極高介電常數介電層元件而言，必須找到同時適合 N 型及 P 型元件金屬功函數的材料其為金屬閘極使用於高介電常數介 電層元件目前面臨的最大問題，也為目前元件微縮跨入下一世代的挑 戰之一。本章節將觀察負偏壓溫度不穩定性現象在多晶矽以及金屬閘 極於高介電常數介電層元件的影響。. 4.1 元件製作及量測實驗參數設定 多晶矽閘極高介電常數介電層元件被製作在 100 方向n型矽晶圓 上。在標準清潔後，使用電漿（Plasma）通入一氧化二氮氣體（N2O） 成長 1 nm的氮氧化矽薄膜。隨後，利用有機金屬氣相磊晶法沈樍 2.5 nm的矽氧化鉿。於高溫 700℃下 60 秒的後續氮化處理，使薄膜形成 氮氧矽化鉿。在多晶矽閘極圖形定義及源、汲極形成後，使用快速熱. 48.
(59) 退火系統來活化摻雜。接著沈樍二氧化矽後開出接觸洞，使用鋁電 極，再經由回火即完成元件。另外金屬閘極高介電常數介電層元件則 與製作多晶矽高介電常數元件相同，不同在氮化處理為高溫 800℃下 形成氮氧矽化鉿薄膜以及隨後利用有機金屬氣相磊晶法沈樍 10nm厚 的氮化鈦（TiN）作為金屬閘極後，接下步驟又如同製作多晶矽高介 電常數元件。. 4.2 不同閘極材料對元件基本特性及可靠度之影響 4.2.1 基本電性 圖 4-1~4-4 為兩者元件基本電性比較結果。結果顯示使用金屬閘 極高介電常數介電層元件比多晶矽閘極高介電常數介電層元件有更 好的次臨界斜率，更佳的閘極控制能力以及較高的飽和電流。但是在 閘極漏電流方面明顯的比多晶矽閘極高介電常數介電層元件來的 大。圖 4-5 結果顯示兩種元件介面缺陷數量相差不多。圖 4-6 為有效 漂移率對有效電場關係圖，結果顯示金屬閘極高介電常數介電層元件 比多晶矽閘極高介電常數介電層元件還要佳。圖 4-7 則為電容電壓特 性關係圖，觀察可知金屬閘極高介電常數介電層元件的有效氧化層電 荷明顯的比多晶矽閘極高介電常數介電層元件來的低，其原因為金屬 閘極（TiN）與高介電常數（HfSiON）可防止 poly depletion 效應。. 49.
(60) 4.2.2 負偏壓溫度不穩定性 在負偏壓溫度強迫實驗部分，我們將強迫電壓值分別設為 -1.0+VTH伏特，-1.3+VTH伏特和-1.5+VTH伏特。不同強迫電壓值對多 晶矽閘極高介電常數介電層元件以及金屬閘極高介電常數元件所造 成元件的輸出特性改變結果分別如圖 4-8 到 4-10 以及圖 4-11 到 4-13。 圖 4-14 為不同強迫電壓下多晶矽閘極高介電常數介電層元件的 臨界電壓隨強迫退化時間的增加而漂移結果。實驗結果與Sufi Zafar 經驗式結果相當符合。而圖 4-15 結果顯示，負偏壓溫度不穩定性造 成臨界電壓漂移的來源以載子被捕獲到介電層本體缺陷裡，且隨著強 迫電壓越大，載子被捕獲到介電層本體缺陷裡的比例就越大。而強迫 電壓在-1.0+VTH及-1.3+VTH伏特時所受到的偏壓溫度不穩定性是相近 的。故圖中兩條件的實驗曲線有交錯的現象。圖 4-16 則是金屬閘極 高介電常數介電層元件在固定強迫電壓下其臨界電壓隨強迫退化時 間的漂移現象。其實驗結果也與Sufi Zafar模型結果符合。圖 4-17 結 果顯示元件的臨界電壓漂移的來源以載子被捕獲到介電層本體缺陷 裡，且隨著強迫電壓越大，載子被捕獲到介電層本體缺陷裡的比例就 越大。 根據以上結果顯示兩種元件在負偏壓溫度強迫實驗中，不論是輸 出特性曲線，或是臨界電壓漂移是受到不同載子種類被捕獲到介電層. 50.
(61) 本體缺陷裡，而造成元件不同的退化現象。. 4.3 結論 金屬閘極高介電常數介電層元件的使用比多晶矽閘極高介電常 數介電層元件的使用上有較佳的次臨界斜率，較好的閘極控制能力， 較高的漂移率以及較高的驅動電流。但較差的閘極漏電流。 兩種元件受到負偏壓溫度不穩定性造成元件不同退化現象，主要 原因為金屬閘極高介電常數介電層元件是大量電洞被捕獲在介電層 本體缺陷內所導致。而多晶矽閘極高介電常數介電層元件是大量電子 被捕獲所致。. 51.
(62) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15. W/L=10/10 μm SS= 65.3 mV/decade. SS= 79.4 mV/decade. Poly-Si / TiN / HfSiON Poly-Si / HfSiON. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 4-1 不同閘極材料結合高介電常數元件其輸出特性曲線特性比較 圖。 8. W/L=10/10 μm. Gm (10-6A/V). 6 4 2 0. Poly-Si / TiN / HfSiON Poly-Si / HfSiON. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 4-2 不同閘極材料結合高介電常數元件其轉換電導對閘極電壓 關係比較圖。. 52.
(63) 120 100. Poly-Si / TiN / HfSiON Poly-Si / HfSiON W/L=10/10 μm. VG-VTH=-1.5V. ID (μA). 80 VG-VTH=-1.0V. 60 40. VG-VTH=-0.5V. 20. VG-VTH= 0V. 0 0.0. -0.5. -1.0. -1.5. -2.0. -2.5. VD (V). 圖 4-3 不同閘極材料結合高介電常數元件其汲極電流對汲極電壓 關係比較圖。 10-6. W/L=10/10 μm. 10-7 10-8 IG (A). 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -2.5. Poly-Si / TiN / HfSiON Poly-Si / HfSiON. -2.0. -1.5. -1.0. -0.5. 0.0. VG (V). 圖 4-4 不同閘極材料結合高介電常數元件其閘極電流對閘極電壓 關係比較圖。. 53.
(64) 30. 11. -2. Poly-Si / TiN / HfSiON_Nit=1.34(10 cm ) 11. 25. ICP (nA). 20. -2. Poly-Si / HfSiON_Nit=1.39(10 cm ) W/L=10/10 μm. 15 10 5 0 -2.0. -1.5. -1.0. -0.5. 0.0. Base Voltage (V). 圖 4-5 不同閘極材料結合高介電常數元件其電荷幫浦電流對脈衝. Effictive Mobility (cm2/V-sec). 底端電壓關係比較圖。 120 Poly-Si / TiN / HfSiON Poly-Si / HfSiON. 100 80 60 40 20 0 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. 1.4. Effictive Field (MV/cm). 圖 4-6 不同閘極材料結合高介電常數元件其漂移率對有效電場關 係比較圖。. 54.
(65) 1.2. Poly-Si / TiN / HfSiON_EOT= 1.5 nm Poly-Si / HfSiON_EOT= 3.1 nm. 1.0. C/C0. 0.8 0.6 0.4 0.2 -1.5. -1.0. -0.5. 0.0. 0.5. 1.0. 1.5. VG (V). 圖 4-7 不同閘極材料結合高介電常數元件其電容對閘極電壓關係. ID (A). 比較圖。 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -1.5. PMOS_W/L=10/10 μm Poly-Si / HfSiON Vstress=-1.0V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-8 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓 為-1.0V+VTH前及後關係圖。 55.
(66) ID (A). 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -1.5. PMOS_W/L=10/10 μm Poly-Si / HfSiON Vstress=-1.3V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-9 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓為. ID (A). -1.3V+VTH前及後關係圖。 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -1.5. PMOS_W/L=10/10 μm Poly-Si / HfSiON Vstress=-1.5V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-10 多晶矽閘極高介電常數元件其輸出特性曲線受強迫電壓 為-1.5V+VTH前及後關係圖。 56.
(67) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 -1.5. PMOS_W/L=10/10 μm Poly-Si/ TiN / HfSiON Vstress=-1.0V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-11 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為. ID (A). -1.0V+VTH前及後關係圖。 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -1.5. PMOS_W/L=10/10 μm Poly-Si/ TiN / HfSiON Vstress=-1.3V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-12 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為 -1.3V+VTH前及後關係圖。 57.
(68) ID (A). 10-4 10-5 10-6 10-7 10-8 10-9 10-10 10-11 10-12 10-13 10-14 10-15 -1.5. PMOS_W/L=10/10 μm Poly-Si/ TiN / HfSiON Vstress=-1.5V+VTH. Before Stress After Stress Time 1000 sec. -1.0. -0.5. 0.0. VG (V). 圖 4-13 金屬閘極高介電常數元件其輸出特性曲線受強迫電壓為 -1.5V+VTH前及後關係圖。 60 50. PMOS_W/L=10/10 μm Poly-Si/ HfSiON Vstress = -1.0V+VTH. ΔVTH (mV). 40 30. Vstress = -1.3V+VTH Vstress = -1.5V+VTH. 20 10 0 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 4-14 多晶矽閘極高介電常數元件在不同強迫電壓下其臨界電 壓的改變量對強迫時間關係變化圖。. 58.
(69) 3.5 11 2 ΔNtot, ΔNit (10 /cm ). 3.0. PMOS_W/L=10/10 μm Poly-Si/ HfSiON Vstress = -1.0V+Vth. 2.5. Vstress = -1.3V+Vth. 2.0. ΔNtot. Vstress = -1.5V+Vth. 1.5 1.0 0.5 0.0. ΔNit. -0.5 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 4-15 多晶矽閘極高介電常數元件在不同強迫電壓下其界面缺 陷及總共缺陷的改變量對強迫時間關係變化圖。 0 -2. ΔVTH (mV). -4 -6 -8 -10 -12. PMOS_W/L=10/10 μm Poly-Si/ TiN / HfSiON Vstress= -1.0V+VTH. -14. Vstress= -1.3V+VTH. -16. Vstress= -1.5V+VTH. -18 10-1. 100. 101. 102. 103. 104. Stress Time (sec). 圖 4-16 金屬閘極高介電常數元件在不同強迫電壓下其臨界電壓 的改變量對強迫時間關係變化圖。. 59.
(70) 10 -2 ΔNtot, ΔNit (10 cm ). 20 μm 18 PMOS_W/L=10/10 Poly-Si/ TiN / HfSiON 16 Vstress= -1.0V+VTH 14 Vstress= -1.3V+VTH 12 Vstress= -1.5V+VTH 10 8 6 4 2 0 -2 10-1 100 101. ΔNtot. ΔNit. 102. 103. 104. Stress Time (sec). 圖 4-17 金屬閘極高介電常數元件在不同強迫電壓下其界面缺陷 及總共缺陷的改變量對強迫時間關係變化圖。. 60.
(71) 第五章 結論與未來展望. 5.1 結論 對於高介電常數閘極電晶體在負偏壓溫度不穩定性的研究，可分 為界面層選用二氧化矽或氮氧化矽的影響，高介電常數材料選用氧化 鉿或氮氧矽化鉿的影響，閘極材料為金屬氮化鈦或多晶矽的影響以及 驗證負偏壓溫度不穩定性的主導退化機制是高介電常數薄膜裡的陷 阱。 關於界面層的選用二氧化矽的元件比使用氮氧化矽元件具有較 低的界面陷阱電荷、較薄的等效氧化層電荷，但其受到負偏壓溫度不 穩定性的劣化較為嚴重。而選用氮氧化矽元件比使用二氧化矽有較低 的閘極漏電流，較高的漂移率及較小的負偏壓溫度不穩定性影響。 關於高介電常數材料選用氮氧矽化鉿的元件比使用氧化鉿的元 件具有較大的飽和電流，較低的界面陷阱數量以及較高的漂移率。對 於選用氧化鉿的元件比使用氮氧矽化鉿的元件具有較低的閘極漏電 流以及較小的等效氧化層厚度。另外在負偏壓溫度不穩定性方面，使 用氮氧矽化鉿的元件比具有一層氮化矽覆蓋於氧化鉿上面的元件有 較大的劣化程度。 對於驗證P型高介電常數之場效應電晶體其負偏壓溫度不穩定性. 61.
(72) 的行為中，主導退化機制的是高介電常數薄膜裡的陷阱。利用多晶矽 閘極堆疊元件為氮氧矽化鉿搭配二氧化矽其顯示當強迫電壓值比 -2.5+VTH伏特還大時，被陷入在薄膜的電荷以電洞為多數，而當強迫 電壓比-2.5+VTH伏特還小時，被陷入在薄膜的電荷以電子為多數。故 高介電常數閘極電晶體在負偏壓溫度不穩定性受本體缺陷影響，使得 有異於以往的負偏壓溫度不穩定性現象發生。 關於高介電常數材料選用金屬閘極高介電常數介電層元件比多 晶矽閘極高介電常數介電層元件的使用上有更低的等效氧化層厚 度，較高的漂移率，較佳的次臨界斜率，較好的閘極控制能力，以及 較高的驅動電流。在負偏壓溫度不穩定性方面造成兩種元件的特性退 化有不同現象，以臨界電壓改變量方面來看使用金屬閘極高介電常數 介電層元件有較少的負偏壓溫度不穩定性現象。. 5.2 未來展望 本文研究高介電常數閘極電晶體在負偏壓溫度不穩定性實驗中 溫度的設定都為室溫。雖然元件施加負閘極電壓或者在高溫操作，其 一即可造成負偏壓溫度不穩定性的現象，但同時考慮兩者時將使負偏 壓溫度不穩定性現象更貼近元件或產品在使用時的狀況。所以此研究 可延伸至變換溫度對元件的影響。. 62.
相關文件
“Ad-Hoc On Demand Distance Vector Routing”, Proceedings of the IEEE Workshop on Mobile Computing Systems and Applications (WMCSA), pages 90-100, 1999.. “Ad-Hoc On Demand
Proceedings of IEEE Conference on Computer Vision and Pattern Recognition, pp... Annealed
Huan Liu and Dan Orban, “Cloud MapReduce: a MapReduce Implementation on top of a Cloud Operating System,” IEEE/ACM International Symposium on Cluster, Cloud and
This thesis focuses on the use of low-temperature microwave annealing of this novel technology to activate titanium nitride (TiN) metal gate and to suppress the V FB
C., “Robust and Efficient Algorithm for Optical Flow Computation,” Proceeding of IEEE International Conference on Computer Vision, pp. “Determining Optical Flow.” Artificial
第三節 負數概念之 負數概念之 負數概念之迷思概念 負數概念之 迷思概念 迷思概念相關研究 迷思概念 相關研究 相關研究 相關研究
Chen, “Adjustable gamma correction circuit for TFT LCD,” IEEE International Symposium on Circuits and Systems, vol. Kan, “Implementation of the Gamma (γ) Line System Similar
Lee, ”Effects of Build-Up Printed Circuit Board Thickness on the Solder Joint Reliability of a Wafer Level Chip Scale Package (WLCSP),” IEEE International Symposium
