期末報告
側向與垂直式環繞式閘極電晶體陣列的特性與實用性研究
計 畫 類 別 ： 個別型計畫
計 畫 編 號 ： MOST 105-2221-E-006-213- 執 行 期 間 ： 105年08月01日至106年07月31日 執 行 單 位 ： 國立成功大學電機工程學系（所）
計 畫 主 持 人 ： 江孟學
計畫參與人員： 碩士班研究生-兼任助理：陳仕豪 碩士班研究生-兼任助理：楊博任 碩士班研究生-兼任助理：陳政邑 博士班研究生-兼任助理：賴如諒
報 告 附 件 ： 出席國際學術會議心得報告
中 華 民 國 106 年 10 月 18 日
體之開發與研究。為了增加每單位面積的密度與減少功率消耗，目 前堆疊奈米線電晶體與相關的元件持續被研究與開發，然而，考慮 到製程技術與成本考量，鰭式電晶體仍為目前工業界廣泛使用的元 件。因此，我們提出實用型鰭式電晶體與堆疊奈米線電晶體，利用 通道濃度注入造成不同的高斯分布，使閘極到汲極/源極之間產生濃 度變化、控制有效通道長度，此方法能在不增加串聯電阻的情況下
，達到短通道效應控制，並預測在高效能與低操作電壓時，元件導 通電流與本質延遲時間的影響與趨勢，先評估實際製作的優勢、減 少成本還能達到最佳的效能特性，此專題研究預期實用型鰭式電晶 體為未來最佳的選擇之一。除此之外，考慮製程的可行性、達到高 密度的設計，同時能提高元件效能，我們利用不同通道濃度摻雜的 堆疊奈米線電晶體，提出多臨界電壓的選擇，提供系統晶片設計的 應用，評估靜態隨機存取記憶體的讀取與寫入特性以達到平衡。
中 文 關 鍵 詞 ： 實用型鰭式電晶體、堆疊奈米線電晶體、有效通道長度、多臨界電 壓、系統晶片設計、靜態隨機存取記憶體。
英 文 摘 要 ： A research project for pragmatic FinFET (PFFET) and stacked gate-all-around / nanowires MOSFET (GAAFET) was achieved, including performance, simulation analysis, and
application. To achieve high density and low voltage, scaling of CMOS technology continues to progress with
vertical or lateral nanowire channels. However, considering the fabrication complexity and cost, FinFET is still the primary device in the industry. We assume the design of PFFET with G-S/D underlap which is a lateral Gaussian doping profile in the spacer region and it can augment short-channel effect control without much increase in series resistance. We compare the predicted Ion and CV/Ion of the PFFET and GAAFET at high-performance (HP) and low- operation-power (LOP), and suggest the FinFET is the better choice for the future. In addition, we also propose a
multi-threshold GAAFET technique with in-situ doping. The proposed technique is beneficial for system on chip (SoC) application and can improve the read
static noise margin (RSNM) and write ability (IW) of 6-T SRAM to balance performances.
英 文 關 鍵 詞 ： pragmatic FinFET, gate-all-around MOSFET, effective channel length, multi-Vt, SOC application, 6-T SRAM.
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側向與垂直式環繞式閘極電晶體陣列的特性與實用性研究 Feasibility study of lateral and vertical array of gate-all-around MOSFETs
計畫編號：MOST 105-2221-E-006-213
執行期間： 105 年 08 月 01 日 至 106 年 07 月 31 日 主持人：江孟學 國立成功大學電機工程學系教授
I. 中文摘要
此專題研究計畫主要探討實用型鰭式電晶 體與垂直堆疊奈米線電晶體之開發與研究。為 了增加每單位面積的密度與減少功率消耗，目 前堆疊奈米線電晶體與相關的元件持續被研究 與開發，然而，考慮到製程技術與成本考量，
鰭式電晶體仍為目前工業界廣泛使用的元件。
因此，我們提出實用型鰭式電晶體與堆疊奈米 線電晶體，利用通道濃度注入造成不同的高斯 分布，使閘極到汲極/源極之間產生濃度變化、
控制有效通道長度，此方法能在不增加串聯電 阻的情況下，達到短通道效應控制，並預測在 高效能與低操作電壓時，元件導通電流與本質 延遲時間的影響與趨勢，先評估實際製作的優 勢、減少成本還能達到最佳的效能特性，此專 題研究預期實用型鰭式電晶體為未來最佳的選 擇之一。除此之外，考慮製程的可行性、達到 高密度的設計，同時能提高元件效能，我們利 用不同通道濃度摻雜的堆疊奈米線電晶體，提 出多臨界電壓的選擇，提供系統晶片設計的應 用，評估靜態隨機存取記憶體的讀取與寫入特 性以達到平衡。
關鍵詞：實用型鰭式電晶體、堆疊奈米線電晶 體、有效通道長度、多臨界電壓、系統晶片設 計、靜態隨機存取記憶體。
II. 英文摘要
A research project for pragmatic FinFET (PFFET) and stacked gate-all-around / nanowires MOSFET (GAAFET) was achieved, including performance, simulation analysis, and application.
To achieve high density and low voltage, scaling
of CMOS technology continues to progress with vertical or lateral nanowire channels. However, considering the fabrication complexity and cost, FinFET is still the primary device in the industry.
We assume the design of PFFET with G-S/D underlap which is a lateral Gaussian doping profile in the spacer region and it can augment short-channel effect control without much increase in series resistance. We compare the predicted Ion and CV/Ion of the PFFET and GAAFET at high-performance (HP) and low-operation-power (LOP), and suggest the FinFET is the better choice for the future. In addition, we also propose a multi-threshold GAAFET technique with in-situ doping. The proposed technique is beneficial for system on chip (SoC) application and can improve the read static noise margin (RSNM) and write ability (IW) of 6-T SRAM to balance performances.
Keyword: pragmatic FinFET, gate-all-around MOSFET, effective channel length, multi-Vt, SOC application, 6-T SRAM.
III. 前言
由於電子產業快速進步以及目前先進的半 導體製程技術，半導體產業在短時間內蓬勃發 展，電晶體快速微縮，但卻面臨尺寸太小而產 生許多物理限制，造成製程上良率降低。目前 半導體製程技術使用的技術節點為5 奈米(或 7 奈米)，傳統平面電晶體漸被立體的鰭式電晶體 取代，為追求效能更好、密度更高的元件，近 年來，學術界與工業界的研究單位紛紛提出環
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繞式閘極電晶體研究以及各種結構與材料的變 化。傳統單閘極電晶體結構在半導體製程技術 微縮至22 奈米技術節點下，已被多閘極的鰭式 電晶體結構取代，多閘極電晶體擁有更佳的通 道控制能力抑制電晶體的漏電流，多閘極以環 繞 式 閘 極 電 晶 體(gate-all-around MOSFET, GAAFET)為主，又稱為奈米線電晶體(nanowire MOSFET)，為了提升單位面積的密度，垂直堆 疊奈米線電晶體廣為人知，在操作電壓較低的 情況下，能有較佳的次臨界擺幅(sub-threshold swing, SS)、汲極引致能障下降(drain induced barrier lowing, DIBL)與導通電流(drive current, Ion)，雖然奈米線電晶體聲稱有最佳的短通道效 應控制力與較高的效能，但是複雜的製程技術 與成本花費為工業界關注的議題。
多閘極結構中，鰭式電晶體與堆疊奈米線 電晶體時常被用來比較其特性與效能，此專題 研究計畫中，我們使用物理特性的見解與 3 維 數值元件模擬來探討實用型設計之鰭式電晶體 (pragmatic FinFET, PFFET)以及相關製程，在技 術節點 5 奈米(或 7 奈米)時，評估效能與製程 的優勢，可以避免使用堆疊奈米線電晶體造成 複雜的製程和成本較高的問題。在有限的成本 與製程技術的現實面來看，改變通道摻雜濃度 達 到 多 臨 界 電 壓 (multi-threshold voltage, multi-Vt)的特性也是本次專題計畫的重點，最 後 利 用 靜 態 隨 機 存 取 記 憶 體 (static random-access memory, SRAM)的讀取與寫入特 性評估電路整體效能。我們利用 3 維數值模擬 軟體Sentaurus TCAD 模擬速度、密度、效能等 特性，並考慮堆疊奈米線電晶體目前遇到的瓶 頸，像是串聯電阻、寄生電容、製程複雜等問 題，我們建議使用實用型鰭式電晶體能成為未 來的趨勢。
IV. 研究目的
目前新穎的CMOS 元件中，以奈米線電晶 體以及鰭式電晶體最為人所知，尤其奈米線電
晶體有更好的微縮特性，然而，在追求最佳元 件特性的同時也面臨量子物理特性的挑戰以及 未預期到的問題。此專題計畫以 3 維的角度探 討實用型鰭式電晶體與堆疊奈米線電晶體的比 較，以目前製程技術的可行性搭配物理理論，
設計元件尺寸與模擬條件，先以 3 維模擬軟體 Sentaurus TCAD 做初步的驗證，評估元件的效 能與特性。堆疊奈米線電晶體對半導體整體的 發展具有相當的優勢，利用垂直堆疊通道的奈 米線電晶體設計，搭配絕緣層上矽(Silicon on insulator, SOI)的元件特性進行分析[1]。實用型 鰭式電晶體是利用閘極和汲極/源極間 underlap 的特性，增加短通道效應的控制。同時，在計 畫中會列出目前堆疊奈米線電晶體所面臨的問 題，像是串聯電阻和寄生電容[2][3]。另外，利 用製程技術in-situ doping 使通道擁有不同的摻 雜濃度，有許多臨界電壓的選擇，提供未來系 統晶片設計的應用[4][5]，最後，使用靜態隨機 存取記憶體評估電路，使讀取與寫入的特性達 到平衡。
V. 文獻探討
現今，國內外之相關研究陸續受到關注，
其中以堆疊奈米線電晶體最受矚目，除了製程 複雜性和成本過高的問題，串聯電阻的產生與 寄生電容的影響也是大家所關注的議題，以下 將列舉國內外研究成果作為本次專題研究計畫 的參考：
(1) 使用環繞式閘極電晶體增加單位面積的密 度是目前眾所皆知的方法，並利用垂直堆疊的 方式提高元件的效能[1]。
(2) 了解元件製程的流程，從中得知製程的可 行性，並探討高效能與低操作電壓的條件，與 此專題研究相關，對於學術界或工業界都是重 要的參考[6]。
(3) 探討堆疊奈米線電晶體的製程步驟，以及 製程過於複雜所面臨的問題[7]。
(4) 本篇論文列出相關的製程步驟與面臨的問
3
題，以及探討利用內部spacer 的製程來減少寄 生電容的產生[8]。
(5) 論 文 中 提 到 過 高 的 串 聯 電 阻 、 表 面 粗 糙 (roughness surface)以及散射(scattering)，造成堆 疊奈米線電晶體的效能降低[2]。
(6)此篇論文探討串聯電阻的影響，以及較短的 閘 極 長 度 和 低 操 作 電 壓 能 得 到 較 好 的 效 能 [3]。
(7)利用 in-situ doping 完成不同通道濃度的製程 技術，對多臨界電壓(multi-Vt)的設計有極大的 幫助[5]。
(8)論文中提到利用製程 in-situ doping 來控制不 同通道濃度，完成多臨界電壓的設計，有利於 系統晶片設計的應用[4]。
由以上幾篇文獻可以了解並驗證目前堆疊 奈米線電晶體面臨的問題，更可證明此專題研 究計畫所提出實用型鰭式電晶體的可行性，再 配合模擬軟體的使用、分析與驗證，完成此專 題研究。
VI. 研究方法
此專題研究使用的實用型鰭式電晶體是在 技術節點為 5 奈米時所做的設計，在現有的物 理見解與先前的研究結果中找尋最佳的設計方 式，其製程設計方法主要以下列幾種方式做假 設：(1)以絕緣層上矽(SOI)為主，此方法是為了 能消除汲極與源極之間的穿透(punch-through)；
(2)使用沒有摻雜(undoped)的通道，避免隨機摻 雜(random dopants)的影響；(3)沒有 high-k 介電 質，主要是bulk inversion 在導通和關閉狀態下 會破壞high-k 的優勢；(4)閘極和汲極/源極間的 spacer 有 underlap，可以在不增加串聯電阻的情 況下增加短通道效應控制；(5)沒有晶格應力(no lattice strain)，其可行性在技術節點為 5 奈米時 還需要再確認。實用型鰭式電晶體的影響在奈 米尺度下微縮閘極長度時，CMOS 的特性和製 程的複雜性需要維持適當的取捨(tradeoff)，並 且，我們假設堆疊奈米線電晶體也有相同的特
性。
元件的結構如圖1 和圖 2，相關的尺寸列於 表 1。假設在技術節點 5 奈米時，閘極長度為 12 奈米，與典型的閘極長度(gate length, Lg)和 閘極間距(gate pitch, GP)一致。在沒有 high-k 的 情 況 下 ， 等 效 氧 化 層 厚 度(equivalent oxide thickness, EOT)為 1 奈米，我們假設在汲極/源 極的區域是均勻摻雜(uniform doping, NSD)以及 在spacer 區域是橫向高斯分布(Gaussian doping profile, NSD(y) )。Spacer 長度為 4 奈米，橫向高 斯分布定義為有效閘極到汲極/源極之 underlap，
我們預估用此方法在弱反轉的情況下，使有效 通道長度(effective channel length, Leff)固定為 16 奈米，有效通道長度定義為均勻摻雜濃度為 1019 cm-3時對應的通道位置，其他的摻雜濃度 皆 為 低 摻 雜(low doping density, NB ~ 1015 cm-3)。
除此之外，元件的通道厚度(channel/UTB thickness, tSi)是關鍵，由於量子載子限制效應 (quantum carrier-confinement (QM) effect)，此寬 度一定要夠薄使其能抑制短通道效應，卻也不 能太薄而造成臨界電壓(threshold voltage, Vt)沒 有變化，對於實用型鰭式電晶體而言，意味著 通道厚度大約為Leff/2 > ~ 4 nm [9]；對於堆疊 奈米線電晶體而言，在 3 維波松方程式(3-D Poisson equation)的第一階分析表示通道厚度 大約為 1.4 倍，使其有相同短通道效應的控制 [10]。在[11]中，1 維量子分析的近似 2 維延長 顯示通道長度至少約為 1.3 倍，以避免臨界電 壓產生過多的變化。因此，我們選擇通道寬度 為 6 奈米來模擬計畫中的元件，這也表示在低 操作電壓(0.6 V)下，堆疊奈米線電晶體會更好 抑制短通道效應和擁有較大的導通電流。另外，
為了符合鰭式電晶體合理的高寬比，我們假設 通道高度為24 奈米，同時，在堆疊奈米線電晶 體也符合此高度情況下，堆疊高度為 2 根通 道。
此 專 題 計 畫 使 用 3 維 數 值 模 擬 軟 體
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Sentaurus TCAD 來模擬元件，使用的操作電壓 為0.6 伏特，模擬中所用的物理模型包括飄移- 擴散傳輸(drift-diffusion transport)、表面散射 (surface scattering)和高電場速度飽和(high-field velocity saturation)，我們假設飽和速度為 3×107 cm/s，高於典型的飽和速度(1×107 cm/s)，另外，
在此專題研究中忽視量子效應，其他相關的元 件尺寸列於表1。
(a)
(b)
圖1. (a)實用型鰭式電晶體和(b)堆疊奈米線電 晶體之3 維元件結構和通道剖面圖。
(a)
(b)
圖2. (a)實用型鰭式電晶體和(b)堆疊奈米線電 晶體之y-z 平面剖面圖。
表1. 模擬的實用型鰭式電晶體和堆疊奈米線電 晶體之參數。
Design rule Symbol Value
(nm)
Perpendicular (x-axis)
Contact width CW 10
Equivalent
oxide thickness EOT 1 Contact edge to
diffusion CD 10
Poly to poly P 7.5
Poly to dif. ext. Tg 5 Channel
thickness tSi 6
Fin pitch FP 14
Longitudinal (y-axis)
Gate length Lg 12
Contact length CL 10 Gate to contact Lsp 4
Gate pitch GP 33
Vertical (z-axis)
Channel height hSi 24 Gate to gate
thickness Tg,mid 4.6 BOX thickness TBOX 100
Substrate
thickness TSub 20
我們首先利用 6-T 靜態隨機存取記憶體 (6-T SRAM)比較實用型鰭式電晶體和堆疊奈 米線電晶體之電路整合密度，fin pitch (FP)和 contacted gate pitch (GP)在技術節點為 14 奈米 時分別為 42 奈和 70 奈米，我們分別以 0.7 和 0.78 的倍率計算出技術節點 5 奈米時的尺寸，
FP 和 GP 分別為 14 奈米和 33 奈米[12]。此外，
不同的電晶體個數定義不同的SRAM 設計，個
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別為pull-up (PU)、pass gate (PG)和 pull-down (PD)，當 PU:PG:PD 為 1:1:1、1:2:2 和 1:1:2 時，
分別為高密度(high density, HD)、高效能(high performance, HP)和低電壓(low voltage, LV)之 設計，基本的6-T SRAM 電路以及高密度的電 路佈局如圖 3 所示，我們利用鰭式電晶體與堆 疊奈米線電晶體所組成的6-T SRAM 做面積的 比較，兩者面積皆為0.008 μm2。
(a)
(b)
圖3. (a) 6-T SRAM 之電路，(b)高密度設計的佈 局示意圖(此圖未按照比例)。
除了改變高斯分布控制有效通道長度的方 法，此專題中也探討堆疊奈米線電晶體的通道 有不同的濃度設計，圖4 為元件的結構，圖 4 (b) 和圖 5 顯示堆疊通道有不同的濃度變化，利用 製程技術in-situ doping 可以實現此設計方式，
不 同 的 摻 雜 濃 度 能 得 到 多 臨 界 電 壓
(multi-threshold voltage, multi-Vt)的設計。目前，
多 臨 界 電 壓 的 設 計 方 式 被 使 用 在 系 統 晶 片 (System on chip, SoC)設計的應用上相當普遍，
因此，在本計畫中我們也會針對不同通道摻雜 的 設 計 做 研 究 ， 還 可 以 應 用 於 低 功 率 消 耗 (low-operation power, LOP) 與 高 效 能 (high-performance, HP)之元件，有利於擴大工業 界設計的範圍，將底層的通道濃度提高，以達 到低功耗設計，再將上層的通道濃度降低，達 到高效能的特性。圖 6 為堆疊奈米線電晶體兩 根通道使用不同摻雜濃度所模擬出的電流電壓 特性曲線圖(IDS-VGS curve)，不同摻雜濃度組合 的導通電流-漏電流(Ion-Ioff)圖顯示於圖 7。圖 8 和圖 9 分別為單根與堆疊的元件，濃度皆為 1×1015 cm-3的IDS-VDS特性曲線圖。圖10 為我 們預測不同通道濃度的調變，利用堆疊兩根通 道達到多臨界電壓的設計，左下與右上分別適 合高效能與低功率消耗的設計，提高通道濃度 的調變性，提供新的設計窗。
(a) (b)
圖4. (a)堆疊奈米線電晶體和(b)不同通道濃度 剖面圖。
6
圖5. 堆疊 2 根通道並使用不同通道摻雜的 nMOS 奈米線電晶體之 2 維剖面圖。
圖6. 單根通道和堆疊 2 根通道的 IDS-VGS圖。
圖7. 不同堆疊通道濃度組合的導通電流和漏電 流圖。
圖8. 1 根奈米線電晶體，濃度為 1×1015 cm-3的 IDS-VDS曲線圖。
圖9. 堆疊奈米線電晶體，濃度皆為 1×1015 cm-3 的IDS-VDS曲線圖。
圖10. 堆疊兩根奈米線電晶體之摻雜濃度變化 設計窗。
0.0 0.1 0.2 0.3 0.4 0.5 0.6
10-8 10-7 10-6 10-5 10-4 10-3
I DS (A/m)
VGS (V)
1 channel 1e15 2e19
2 stacked nanowires (bottom/top channel)
1e15/1e15 2e19/1e15 2e19/2e19 1e20/1e15
0 50 100 150 200 250 300 350 400 10-12
10-11 10-10 10-9 10-8 10-7 10-6
1 channel 2 nanowires, bottom/top
different doping same doping
I off (A/m)
Ion (A/m)
0.0 0.1 0.2 0.3 0.4 0.5 0.6
0 1 2 3 4 5 6 7 8
0.2 V 0.3 V 0.4 V 0.5 V 0.6 V
I DS (A)
VDS (V)
0.0 0.1 0.2 0.3 0.4 0.5 0.6
0 1 2 3 4 5 6 7 8
0.2 V 0.3 V 0.4 V 0.5 V 0.6 V
I DS (A)
VDS (V)
7
採用圖11 的製程流程圖，我們假設使用不 同 通 道 堆 疊 來 完 成 低 電 壓 的 設 計 (PU:PG:PD=1:1:2) ， 同 時 擁 有 高 密 度 (PU:PG:PD=1:1:1)的面積使用率，使用 in-situ doping 完成奈米線電晶體的製程，只需要多加 一道光罩(mask)來達到不同通道摻雜濃度的設 計。首先，在 SOI 基板上堆疊 Si 和 SiGe，同 時使用in-situ doped；接著，使用 Si3N4 hard mask 和選擇性磊晶(epitaxy)，不同高度的堆疊奈米線 電晶體即可完成[5]；最後的步驟包括選擇性非 等向性蝕刻SiGe、氧化、high-k 金屬閘極製程，
完成汲極和源極的成長[13]-[16]。
圖11. 不同堆疊奈米線電晶體的製程流程概念 圖，在(E)圖中，左邊和右邊可以形成不 同高度的通道。
VII. 結果與討論
接著，我們探討實用型鰭式電晶體和堆疊奈 米線電晶體的元件特性，像是導通電流(drive current, Ion)、本質延遲時間(intrinsic delays time, CV/Ion)，目標為高效能(high-performance, HP) 和低操作功率(low-operation-power, LOP)的應 用，藉由調整閘極金屬功函數(metal-gate work functions, GWF)讓漏電流(leakage current, Ioff) 分別定為10 nA 和 0.1 nA，表 2 列出有效通道 長度為 16 奈米時高效能 nMOS 元件的特性 (pMOS 也有相同的趨勢)，堆疊奈米線電晶體在 相同的漏電流(Ioff)下，有較佳的短通道效應抑 制 能 力 ， 因 此 有 較 好 的 汲 極 引 致 能 障 下 降 (DIBL)和次臨界擺幅(SS)，以及產生較低的臨
界電壓和較高的導通電流。然而，堆疊奈米線 電晶體結構有較高的串聯電阻[3]，因此，實用 型鰭式電晶體與堆疊奈米線電晶體的導通電流 差不多相同；閘極-汲極/源極的電容值也幾乎相 同，兩者的本質延遲時間也幾乎一樣。我們還 注意到在[17]中 SOI 元件的寄生電容顯示堆疊 奈米線電晶體的電容略高於鰭式電晶體，我們 的理論由此可證。
最後，模擬其他high-k 介電質條件，例如等 效氧化層厚度(Equivalent oxide thickness, EOT) 為 0.7 奈米，確認在極端尺寸下，利用沒加 high-k 的假設是可行的，在高效能的堆疊環繞 式閘極電晶體，導通電流只有從42.1 μA 到 46.6 μA，本質延遲時間也只從 0.40 ps 增加到 0.43 ps，
實用型鰭式電晶體之本質延遲時間仍然比堆疊 奈米線電晶體還長。最近的研究指出由於表面 粗糙以及有high-k 閘極介電質的遠距庫倫散射 (remote-Coulomb scattering)，造成奈米線電晶體 有 電 流 減 少 的 議 題[2] ， 此 議 題 更 強 調 沒 有 high-k 的好處。相同的研究也指出由於在兩個 堆疊奈米線之間有突出的閘極，導致多餘的閘 極-汲極/源極電容[2]，此專題研究中我們假設 spacer 從上到下皆為均勻摻雜，因此多餘的電 容不包含在我們的奈米線電晶體模擬中，由此 得知實用型鰭式電晶體將比我們所預測的更加 有利。
由於橫向高斯分布定義有效閘極-汲極/源極 和有效通道長度，我們探討實用型鰭式電晶體 和堆疊奈米線電晶體的導通電流和本質延遲時 間對有效通道長度在高效能與低操作電壓應用 下的影響，如圖 12 和圖 13 所示，對高效能而 言，在有效通道長度大於16 奈米時，實用型鰭 式電晶體的速度會比堆疊奈米線電晶體還要快，
增加閘極-汲極/源極間的 underlap 可以增加導 通電流，實用型鰭式電晶體最佳的有效通道長 度約為 15-16 奈米，堆疊奈米線電晶體有效通 道長度的減少能改善其效能，但是不能少於 15-16 奈米，因為製程的限制，必須避免在未摻
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雜的通道內有汲極和源極的隨機摻雜。對於低 操作電壓而言，有效通道長度為16 奈米的實用 型鰭式電晶體導通電流比堆疊奈米線電晶體少 了14%，本質延遲時間多了 14%，堆疊奈米線 電晶體的短通道效應產生重要的效能增益，但 是在圖13 中，越長的有效通道長度和改善的短 通道效應，提供實用型鰭式電晶體較有利的導 通電流和本質延遲時間，使其與堆疊奈米線電 晶體有更好的競爭力。以此可知，利用underlap 的實用型鰭式電晶體在較短的閘極長度和低電 壓下，有良好的特性。
在低電壓下，實用型鰭式電晶體和堆疊奈米 線電晶體的CMOS 元件操作，對於此元件的速 度而言，有效導通電流(effective drive current, Ieff)能用來替代導通電流，如圖 14 和圖 15 為預 測在高效能與低操作電壓下，有效導通電流和 導通電流與有效通道長度的影響，所有的電流 皆有相同趨勢，因此，我們建議使用越長有效 通道長度的實用型鰭式電晶體會有更好的效 能。
表2. nMOS 元件高效能時，相關特性的數值(Ioff
= 10 nA, Leff = 16 nm)。
Ion
(μA)
SS (mV/dec)
DIBL (mV/V)
Vt
(mV) C (10-17F)
CV/I (ps)
PFFET 41.60 76.45 65.46 132 2.865 0.413
GAAFET 42.10 67.58 21.82 110 2.834 0.404
圖12. 模擬高效能(Ioff= 10 nA)應用下，nMOS 的 實用型鰭式電晶體和堆疊奈米線電晶體 的導通電流和本質延遲時間。
圖13. 模擬低操作電壓(Ioff = 0.1 nA)應用下，
nMOS 的實用型鰭式電晶體和堆疊奈米 線電晶體的導通電流和本質延遲時間。
圖14. 模擬高效能與低操作電壓下，nMOS 實用 型鰭式電晶體的導通電流與有效導通電 流與有效通道長度的影響。
圖15. 模擬高效能與低操作電壓下，nMOS 堆疊 奈米線電晶體的導通電流與有效導通電 流對有效通道長度的影響。
12 13 14 15 16 17 18
37 38 39 40 41 42 43 44 45 46 47
12 13 14 15 16 17 18 0.38
0.39 0.40 0.41 0.42 0.43 0.44 0.45 0.46
I on (A)
Leff (nm)
High Performance vsat = 3x107 cm/s PFFET: Ion
GAAFET: Ion CV/I
CV/I (ps)
CV/I
12 13 14 15 16 17 18
20 21 22 23 24 25 26 27 28 29
0.58 0.60 0.62 0.64 0.66 0.68 0.70 0.72 0.74 0.76 0.78 0.80 0.82
I on (A)
Low Operation Power vsat = 3x107cm/s PFFET: Ion
GAAFET: Ion CV/I
CV/I (ps)
Leff (nm)
CV/I
12 13 14 15 16 17 18
15 20 25 30 35 40 45
2Ieff HP LOP
I (A)
Leff (nm)
PFFET Ion
HP LOP
12 13 14 15 16 17 18
25 30 35 40 45 50
I (A)
Leff (nm)
GAAFET Ion
HP LOP
2Ieff HP LOP
9
我們利用堆疊奈米線電晶體組成靜態隨機 存 取 記 憶 體 ， 此 專 題 研 究 使 用 高 密 度 (PU:PG:PD = 1:1:1)與低電壓的設計(PU:PG:PD
= 1:1:2)做比較，並預測不同濃度摻雜影響的讀 取 靜 態 雜 訊 邊 際(read static noise margin, RSNM)和寫入電流(write current, IW)，我們以濃 度為2×1019做預測，如表3、圖 16，其效能雖 不如平行排列的設計還高，但是利用堆疊奈米 線電晶體取代傳統的低電壓設計，面積將減少 20%。
表3. 傳統低電壓設計與高密度設計的讀取靜態 雜訊邊際和寫入電流的數值。
Doping
(cm-3) HD and LV Design RSNM
(mV) IW
(μA) 1×1015
(undoped)
1 NW 87.32 2.86
2 parallel NWs 125.24 2.33 2 stacked NWs (HD area) 99.02 2.52
2×1019
1 NW 104.62 1.24
2 parallel NWs 130.23 0.80 2 stacked NWs (HD area) 114.16 0.96 Bottom/top channel =2×1019/1×1015 123.88 0.87
圖16. 傳統低電壓設計與高密度設計的讀取靜 態雜訊邊際和寫入電流比較。
VIII. 計畫結果自評
此研究成果與原計畫大致相同，完成了堆 疊奈米線電晶體的開發與研究，並加入實用型 鰭式電晶體的比較，包含模擬結果分析、實際 應用與變化三個部分。
在模擬的部分，假設現有的理論基礎與實 際製程條件，利用不同有效通道長度的變化預
測結果的優劣，有效分析元件特性，以及利用 in-situ doping 的製程讓堆疊的通道有不同的摻 雜濃度，提供多臨界電壓的選擇，適合用在系 統晶片設計的應用。
此研究並將環繞式閘極電晶體組成靜態隨 機存取記憶體做電路應用的模擬，評估靜態隨 機存取記憶體的面積，以及利用不同濃度摻雜 在讀取與寫入間做取捨，考慮現階段製程的技 術，找出最佳化並達到高密度的設計。
經由此計畫的經費挹注，我們已發表相關 國際期刊 2 篇及國際研討會論文 4 篇，最後感 謝科技部、國家奈米元件實驗室、國家高速網 路與計算中心以及國家晶片系統設計中心給予 我們研究計畫上的幫助。
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80 90 100 110 120 130 140
0 1 2 3 4
1 nanowire
2 stacked nanowires (HD area) 2 parallel nanowires
I W(A)
RSNM (mV)
10
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日期：106 年 10 月 4 日
一、參加會議經過：
筆 者 出 國 主 要 目 的 是 參 與 第 47 屆 IEEE 半 導 體 界 面 專 家 研 討 會 (47th IEEE Semiconductor Interface Specialists Conference)並發表論文，題目是「模擬輔助氧化層介面 缺陷對鰭式場效應電晶體影響的特性分析」(Simulation-Aided Characterization of Oxide Interface Traps for FinFETs)。
此會議在美國加州聖地牙哥舉行，由IEEE Electron Device Society 主辦，該會議性質 包含電子與材料各跨領域學門，討論的議題含括氧化物和界面結構、化學、缺陷和鈍化之 理論與實驗，提供設備工程師、固態物理學家和材料科學家一個論壇，討論共同感興趣的 話題，此次所發表論文係歸類氧化物和界面結構，聚焦有關先進半導體元件技術所面臨的 界面問題。本論文提出界面缺陷對鰭式場效應電晶體的特性影響及解決方案。除發表論文 外，參與此會議也促成與世界各地同領域的專家交流的機會。
計畫編號 MOST 105-2221-E-006-213
計畫名稱 側向與垂直式環繞式閘極電晶體陣列的特性與實用性研究 出國人員
姓名 江孟學 服務機構
及職稱
國立成功大學電機工程學系 教授
會議時間
105 年 12 月 8 日至 105 年 12 月 10 日
會議地點
美國加州聖地牙哥
會議名稱 (中文) 47 屆 IEEE 半導體界面專家研討會
(英文) 47th IEEE Semiconductor Interface Specialists Conference
發表題目
(中文) 模擬輔助氧化層介面缺陷對鰭式場效應電晶體影響的特 性分析
(英文) Simulation-Aided Characterization of Oxide Interface Traps
for FinFETs
Conference)於 105 年 12 月 8 日至 12 月 10 日在美國加州聖地牙哥舉行舉行，會議地點在 Catamaran Hotel 由 IEEE Electron Device Society 主辦，會議技術主題區分為：1) 2D Materials I and II、2) Two-Dimensional Transport and Interfaces 、3) Ferroelectrics – I and II、4) III-Vs and Trapping、5) III-V Interfaces、6) 2D and GaN、7) Ge Interfaces、8) Ge and Oxides、9) Interfaces of Novel Materials and Applications、10) Si, High-k, Wide Bandgap Interfaces、11) GaN and SiC。大會主席為來自比利時魯汶大學的 Dr. Valeri Afanas’ev，與 會人士多為工業界及學術界在半導體界面技術領域的專家，包括來自於美、歐、亞等國。
筆者發表之論文係歸類於 Si, High-k, Wide Bandgap Interfaces，該論文是繼我們在鰭 式場效應電晶體的進一步研究成果，此論文將發表介面缺陷對鰭式場效應電晶體的特性影 響及解決方案，在鰭式場效應電晶體的下方如採用塊材(bulk)矽晶圓，為能達到絕緣效 果，需另外植入絕緣層，然與矽半導體的介面缺陷進一步導致次臨界擺幅的上升，此論文 發表解決方案，透過元件的製作與量測，搭配 3D 數值模擬，利用植入氧化層及無接面的 技巧來克服介面缺陷的影響。此論文提出的解決方案具有相當的前瞻性及實用性，採用塊 材矽晶圓具有成本優勢，鰭式場效應電晶體亦是一產業趨勢，此論文具有學術及實際應用 的價值。
二、與會心得：
因與會人士來自世界各地的半導體專家，也邀請不少知名學者，間接提供很多交流 的機會與後續連繫的平台，尤其是提供不少新知，尤其是在 poster session 因集合各議程 的論文且此會議的主題相當多元，獲得其他領域相當寶貴的發展現況。
在邀請的主題中，來自 Columbia University 的 Prof. Theis 發表了材料及電子元件在 未來的應用 (Materials, Devices, and Circuit Architectures for Future Electronics)，他介紹了 很多前瞻材料的選項，其中令人印象深刻的是他提出電子電路開關所需要的能量隨技術進 步以指數方式下降，然近年來趨勢已趨緩，未來要更有效率就須進一步尋找磁性材料及電 子自旋等方向，他並介紹一更未來的神經元網路(Spin-neuron based feed-forward neural network)，這些都是值得我們繼續的研究。
在關於鐵電材料的議程中，來自法國的意法半導體發表了一場很精采的電阻式記憶
同電極材料對 forming voltage 的影響，較高的功函數會導致較高的崩潰電壓，因 thermal stability 的影響造成 RRAM 的低阻態隨時間而變大，並針對 forming voltage、memory window、thermal stability 之關係特別討論。
三、發表論文摘要
This paper characterizes the interface traps in bulk FinFETs and demonstrates how to reduce the associated impact from technology perspective. FinFETs inherently have an advantage in gate controllability and have been widely employed in manufacturing. When FinFETs are fabricated on a bulk wafer, instead of SOI, additional process steps, e.g. punch- through stopper implant and isolation oxide, are needed. Works have been done to look into the interface traps due to defects in conventional MOSFETs and FinFETs. To further improve device performance, the back-end process with silicidation and special treatment in source/drain contact material has been developed. However, how the interface traps influence FinFETs on different substrates is not very clear. This paper reports the effects of interface traps on bulk FinFET characteristics based on experimental data and 3D TCAD simulation. In order to assure the accuracy and predictivity, the TCAD tool was first calibrated to silicon data with the fixed charge type of interface traps and excessive contact sheet resistance. This paper also demonstrates that the embedded oxide underneath the channel and the junctionless channel can suppress the interface trap effect.
四、建議
此次會議在風光明媚的加州聖地牙哥舉行，筆者並順道參加了另一 IEDM 研討會，
此會議特別安排在 IEDM 之後以提高了國際人士參與意願，因與會者眾，提供了很多各 相關領域心得交換的機會。此次攜回資料為 2016 IEEE 半導體界面專家研討會論文集資 料。
誌謝：本研究感謝科技部計畫補助(計畫編號：MOST 105-2221-E-006-213)。
Ju-Liang Lai1, Meng-Hsueh Chiang1, Wei-Chou Hsu1, Guang-Li Luo2, and Kehuey Wu2
1Department of Electrical Engineering, National Cheng Kung University, Tainan 701, Taiwan
2National Nano Device Laboratories, Hsinchu 31040, Taiwan Email: [email protected]
This paper characterizes the interface traps in bulk FinFETs and demonstrates how to reduce the associated impact from technology perspective. FinFETs inherently have an advantage in gate controllability1 and have been widely employed in manufacturing. When FinFETs are fabricated on a bulk wafer, instead of SOI, additional process steps, e.g. punch-through stopper implant and isolation oxide, are needed. Works have been done to look into the interface traps due to defects in conventional MOSFETs and FinFETs2,3. To further improve device performance, the back-end process with silicidation and special treatment in source/drain contact material has been developed4. However, how the interface traps influence FinFETs on different substrates is not very clear. This paper reports the effects of interface traps on bulk FinFET characteristics based on experimental data and 3D TCAD simulation5. In order to assure the accuracy and predictivity, the TCAD tool was first calibrated to silicon data with the fixed charge type of interface traps and excessive contact sheet resistance. This paper also demonstrates that the embedded oxide underneath the channel and the junctionless channel can suppress the interface trap effect.
Devices calibration and TCAD simulation: Fig. 1 (a) shows a 3-D schematic view of the bulk FinFET on an 8-inch p-type Si bulk wafer and the process flow [own ref]. Fig. 1(b) shows the TEM image of the bulk FinFET used for this study and TCAD calibration. The silicon fin measures 150 nm in height and 30 nm to 50 nm in width. High aspect ratio of the fin is desired to produce high current from each fin. The isolation oxide thickness is near 34 nm after gate stack process. Table 1 summarizes the measured n- channel FinFET characteristics for this work. The issue of low Ion/Ioff ratio comes from the degraded subthreshold swing (SS) which is linked to interface traps. Fig. 2(a) shows the bulk FinFET measurement data and TCAD calibration result. The interface traps were included in TCAD simulation. The fixed- charge like traps located in immediate vicinity of Si surface exchange charge with silicon through band bending and thus have a significant impact in the subthreshold regime. To address such effect, Fig. 2(b) shows the TCAD simulation results for comparison with an ideal device without traps. The interface traps along the isolation oxide underneath the channel have deteriorated the gate control in the double-gate FinFET. During fabrication, the rapid thermal anneal process of filling gas (H2, NH3) and implantation with nickel silicide can reduce the fixed charge effect. Even in high aspect ratio of bulk FinFET, before back-end process3, the fixed charge issue should be considered in simulation. In this work, the interface trap density of 1.4 x 1011 cm-2 and contact resistance of 1.4 x 10-6 cm2 are extracted, the latter of which limits the output current. Additional substrate doping implant is commonly used to prevent sub-channel leakage. Fig. 3(a) and (b) show simulated Ioff and SS vs. substrate doping concentration. Though the fixed charge effect is reduced at higher substrate doping concentration, it is still not negligible. Another solution is to reduce the junction depth, as shown in Fig. 4, but the effective fin height is reduced well. In order to cut off the traps-induced leakage path, using implanted oxygen to form an oxide beneath the channel is very effective. Even though this technique creates another embedded oxide, our work suggests that the associated traps are within the gate-controlled region and hence are not of concern. Finally, we also evaluate the interface traps in junctionless devices, which can be done with a pre-implanted channel and sequential epitaxy growth of source/drain. We repeat the simulation for the junctionless case, as shown in Fig. 5(a). Interestingly, the traps-induced SS degradation is no longer an issue. The depleted region underneath the junctionless channel has prevented the traps-induced leakage current, as illustrated in Fig. 5(b) and (c) where the junctionless case shows much less electrons responsible for leakage in the region underneath the junctionless channel. Table 2 shows the characteristics of the junctionless bulk FinFETs with different substrate doping concentrations; the substrate doping technique is not really helpful for improving SS. Fig. 6 shows the comparison of using different approaches for suppressing the
good subthreshold swings are shown.
Conclusion: The effects of interface traps on bulk FinFET characteristics have been investigated using experimental data and TCAD analysis. The oxide-silicon interface traps due to defects degrade the subthreshold swings of FinFETs. The bulk FinFET is more susceptible to interface traps due to additional isolation oxide, and a good control on the oxide interface quality should be ensured. This paper has suggested two effective methods to reduce the interface trap effect by using the implanted oxide underneath the channel and the junctionless device.
Fig. 1 (a) The 3-D schematic view of the fabricated bulk FinFET (not to scale) and the process flow. (b) The TEM image of the bulk FinFET used for this study.
Table 1 Measured FinFET characteristics for this work (VDD = 1 V).
Name This work(bulk) Channel length
(nm)
60
Fin width/fin height (nm)
30/150
Ilin(A)
@VGS=0.05V
1.57 x 10‐6
Ioff(A) 8.57 x 10‐8 Ion(A) 4.08 x 10‐5
-0.25 0.00 0.25 0.50 0.75 1.00 1.25 1.50 10-10
10-9 10-8 10-7 10-6 10-5 10-4
IDS (A/Fin)
VGS (V) Mea.@50mV Mea.@1V TCAD@50mV TCAD@1V
0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10-12
10-11 10-10 10-9 10-8 10-7 10-6 10-5 10-4
IDS (A/Fin)
VGS (V) w/ traps@1V w/ traps@50mV w/o traps@1V w/o traps@50mV
Fig. 2 (a) Measured and TCAD simulated IDS-VGS
characteristics of the bulk FinFET. (b) Simulated IDS- VGS characteristics of the bulk FinFETs with and without interface traps.
1015 1016 1017 1018
10-11 10-10 10-9
I off(A)
Substrate doping(cm-3) w traps w/o traps
1015 1016 1017 1018
80 85 90 95 100 105 110 115 120
SS(mV/dec)
Substrate doping(cm-3) w traps w/o traps
Fig. 3 Simulated (a) Ioff and (b) SS vs. substrate doping for the bulk FinFETs with and without interface traps.
80 90 100 110 120 130 140 150 160 80
90 100110 120 130 140 150 160 170 180
SS(mV/dec)
Junction depth(nm) w traps w/o traps
Fig. 4 Simulated SS vs. junction depth for the bulk FinFETs with and without interface traps
0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 1E-11
1E-10 1E-9 1E-8 1E-7 1E-6 1E-5
IDS (A/Fin)
VGS (V) w traps@1V w traps@50mV w/o traps@1V w/o traps@50mV
Fig. 5 (a) Simulated IDS-VGS characteristics of the junctionless bulk FinFETs with and without interface traps. Electron density distributions in (b) bulk FinFET and (c) junctionless bulk FinFET (VGS = 0 V and VDS = 1 V).
Table 2 Characteristics of the junctionless bulk FinFETs with different substrate doping concentrations.
Substrate doping (cm‐3)
Ioff (A)
Idsat (A)
SS (mV/dec)
DIBL (mV/V) 1 x 1015 2.58 x 10 ‐9 3.16 x 10‐5 91.68 100.5 1 x 1016 2.02 x 10 ‐9 3.13 x 10‐5 90.39 100.3 1 x 1017 2.05 x 10 ‐10 2.93 x 10‐5 84.47 100.0
0.0 0.1 0.2 0.3 0.4 0.5 0.6 0.7 0.8 0.9 1.0 10-11
10-10 10-9 10-8 10-7 10-6 10-5 10-4
IDS (A/Fin)
VGS (V) Bulk@1V Oxygen implant@1V Junctionless@1V
Fig. 6 Simulated IDS-VGS characteristics of the bulk FinFETs using different approaches (VDS = 1 V).
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5Sentaurus User’ Manual, Synopsys Inc. Mountain View, CA, USA, Mar. 2013.
(a) (a)
(b) (b)
(a) (b) (a) (b)
(c)
leakage
日期：106 年 10 月 6 日
一、參加會議經過：
筆者出國主要目的是參與 2017 奈米科技研討會(Nanotech 2017 Conference)並發表論 文，題目是「使用多重臨界電壓 FD-SOI 的 6T-SRAM 三種操作模式」(使用多重臨界電壓 FD-SOI 的 6T-SRAM 三種操作模式)。
此會議在美國華盛頓特區舉行，Nanotech 2017 是目前國際上有關奈米科技的最大規 模研討會之一，會議同時邀請來自世界各地的廠商參展。討論的議題含括最新奈米技術的 發展、材料的製作、及半導體方面的積體電路應用，提供相關政府單位、產業工程師、研 究學者和學校師生一個跨領域論壇，所有奈米科技的最新技術相關主題都包括在此研討 會，此次所發表論文係歸類奈米電子領域，聚焦有關先進奈米半導體元件應用於電子產品 所面臨的問題與解決方案。本論文提出使用多重臨界電壓 FD-SOI 的 6T-SRAM 三種操作 模式。除發表論文外，參與此會議也促成與世界各地同領域的專家交流的機會。
計畫編號 MOST 105-2221-E-006-213
計畫名稱 側向與垂直式環繞式閘極電晶體陣列的特性與實用性研究 出國人員
姓名 江孟學 服務機構
及職稱
國立成功大學電機工程學系 教授
會議時間
106 年 5 月 15 日至 106 年 5 月 17 日
會議地點
美國華盛頓特區
會議名稱 (中文) 2017 奈米科技研討會 (英文) Nanotech 2017 Conference
發表題目
(中文) 使用多重臨界電壓 FD-SOI 的 6T-SRAM 三種操作模式
(英文) Three Operation Modes of 6T-SRAM Using 5nm-Node
Multi-Vt FD-SOI MOSFETs
17 日在美國華盛頓特區舉行，會議地點為 Gaylord National Hotel & Convention Center。該 會議係屬於整個TechConnect World 2017 之一的研討會，會議技術主題區分為數個同時進 行的主軸、其中與筆者研究相關的主要包括(1) Nanoscale Materials Characterization、(2) Carbon Nano Structures & Devices、(3)Graphene & 2D-Materials、(4)Nanoparticle Synthesis
& Applications 、 (5) Composite Materials 、 (6) Nano & Microfibrillated Cellulose 、 (7) Advanced Materials for Engineering Applications 、 (8) NanoFabrication &
Nanomanufacturing、(9) Nanoelectronic Devices 等。除了論文發表演講外，大會並邀請多 位知名人士演講，與會人士多為工業界及學術界在此領域的專家，包括來自於美、歐、日 本及南韓等國。
筆者發表之論文係歸類於 Nanoelectronic Devices，此論文將發表完全空乏型(FD-SOI) 場效應電晶體的多重臨界電壓的特殊靜態隨機存取記憶體設計，在電晶體的下方基底適度 加入偏壓以改變臨界電壓，設計出效能更佳的 FD-SOI MOSFETs 元件，並利用 FD-SOI MOSFETs 的低功耗、低成本且製程較簡單的特性，以實現低耗能的靜態隨機存取記憶 體。此論文提出的解決方案具有相當的前瞻性，因省電是未來的重要需求，採用 FD-SOI 具有成本優勢及實際應用的價值。
二、與會心得：
從與多位與會人士討論問題可以了解到，奈米電子的應用從傳統消費電子產品漸漸 與生活有更緊密的連結，比如目前快速發展的物聯網，更需要易於整合的電子材料，並須 具有低成本及延展的特性，最好能有透光的性質，因此大家都在尋找未來的替代材料，其 中 2 維材料已漸漸普遍化，此次研討會還特地為 2 維材料開設一技術主題，會議中有不少 論文發表與石墨烯有關，提出如何大面積製作及合成技術，另外一個應用是能源，將石墨 烯應用於電池很有機會提高電池的能量密度，將來在電動車的應用具有廣大的市場。
因與會人士有不少來自世界各地的材料及化工學者，提供很多不同領域交流的機 會，尤其是提供不少產業最新的設備發展現況，這些寶貴的經驗對我們繼續朝奈米科技研 究有很大的幫助。
This paper demonstrates a 6T-SRAM design technique using 5nm-node mutil-Vt FD-SOI devices, which offers three operation modes: high-performance mode, standard mode and low- voltage mode, without complicated process technology requirements. The threshold voltages and on-current of each of the devices can be adjusted by a modified back bias. Using a calibrated compact model, we further project the static noise margin and writeability of the 6T-SRAM in different back biases. Accounting for the extra area and circuitry needed for the back bias, the proposed design technique is flexible with selective devices of the SRAM cell and limited bias range.
四、建議
此次會議在美國政治中心的華盛頓特區舉行，大會邀請許多政府提供經費的部門來 宣傳，尤其是會議地點位於新開發的獨立市鎮 National Harbor，地點相當具有特色，也間 接提高參與度，因與會者眾，提供了很多各相關領域心得交換的機會。此次攜回資料為 2017 奈米科技研討會論文摘要集。
誌謝：本研究感謝科技部計畫補助(計畫編號：MOST 105-2221-E-006-213)。
