10 bits 160MS/s Digital to Analog Converter for IEEE 802.11a ABSTRACT

ABSTRACT

10 bits 160MS/s Digital to Analog Converter for IEEE 802.11a

This thesis describes a 10-bit 160MS/s digital to analog converter (DAC) for IEEE 802.11a. For high-speed application, the DAC adopts a current steering structure .With consideration of optimum layout area, digital circuit complexity, and the differential nonlinear error. The DAC consists of 8-bit thermometer encoding and 2-bit binary encoding. The bandgap reference circuit provides a stable voltage for current array of proposed DAC. Layout adopts hierarchical symmetrical switching in the on/off procedures for reduce INL.

The designed DAC is implemented in TSMC 0.25μm 1P5M CMOS process,

with chip area of 1.73 x 1.2 mm

²

.

摘要

適用於IEEE 802.11a之10位元160MS/s數位類比轉換器

在本論文中，使用TSMC 0.25μm 1P5M(single poly five metal)CMOS製程 技術來設計與實現一個適用於ieee 802.11a 之10 位元160MS/s 數位類比轉 換器(Digital to Analog Converter)。為了能達到高速的需求，都是採用區段式數 位類比轉換器架構。本論文以一個等效於8 位元之溫度解碼器架構，它是由4 個 8×8 電流單位矩陣(Current Cell Matrix)所組成，每一個矩陣有63 個單位電流是 由B9 至B4，由6個最高位元所控制，其中只取3 個單位電流給B3 和B2來控制，

也就是說，255個等電流源分別由B2至B9這8位元來控制，至於B1及B0，則直 接採取二進位制架構實現。並利用溫度補償電路(Bandgap reference circuit)提供 一穩定電壓驅動來產生穩定的電流給每一個單位電流源。在佈局方面為了減少 INL，採取階級式之開關順序，而佈局的面積為2.076mm²。

誌謝

本論文可以順利完成，首先要感謝指導教授田慶誠博士這兩年來的指導，並 且指示正確的學習與研究方向，不僅使我的專業知識提升，也讓我瞭解到做研究 時所應有的態度與方法。

最感謝我的父母，姊姊、姊夫以及一些好朋友們的鼓勵與付出，讓我在遭遇 挫折和困難時，能夠突破困惑與難關繼續的努力。

另外感謝邱超文、李建鋒、楊宗育、楊士慶、陳幼林、申仲加、陳鈺民、林 佳柏、張建緯、周良昌等學長給予論文研究上的許多寶貴意見。以及感謝江學敏、

呂宗憲、陳柏成，李秋樺、黃佳清、梁嘉豪、范光慶、陳昭陽、呂黃新、張家銓、

曾國華、方世明、趙育誼、黃俊豪、金道倫、吳宜龍、蔣忠易、王譯鋒等同學的 互相支持幫忙與鼓勵，讓我在論文研究過程中，過的多采多姿。以及感謝劉家鈞、

王昱椉、范繼中、曹爾亮等學弟帶來新的氣息。

目錄

Abstract ………..I 摘要 ..………II 誌謝 ..………III 表目錄..……….VII 圖目錄………...VIII

第一章 緒論………...1

1.1 研究動機………1

1.2 論文組織………2

第二章 數位類比轉換器的架構比較………...3

2.1 被動元件式………3

2.1.1 電阻式……….3

2.1.2 加權電阻式……….4

2.1.3 電流相加式……….5

2.1.4 電壓相加式……….6

2.1.5 電容式……….7

2.2 加權電流源式數位類比轉換器………..8

2.3 等電流源式數位類比轉換器………..9

2.4 切換電流源式數位類比轉換器……….10

2.5 矩陣電流源式……….11

2.6 重要規格之定義……….12

3.2 區段式數位類比轉換器……….14

3.3 對稱式矩陣電流源佈局……….17

3.4 溫度計解碼器……….19

3.5 門閂電路設計……….22

3.5.1 局部門閂電路………22

3.5.2 整體門閂電路………22

3.6 定電流源分散式偏壓電路……….23

3.7 帶差參考電路……….23

3.7.1 負 TC 電壓……….25

3.7.2 正 TC 電壓………..27

3.7.3 帶差參考電路………27

3.8 運算放大器……….29

3.8.1 定電導偏壓電路………30

3.9 分散式偏壓電路……….32

3.10 單位電流源設計……….35

3.11 數位類比轉換器模擬結果……….40

第四章 數位類比轉換器的佈局……….45

4.1 減少 INL 之設計考量………45

4.2 DAC Layout Floor Plan………..48

4.3 子電路佈局………...49

4.3.1 帶差參考電壓………....49

4.3.2 運算放大器………50

4.3.3 分散式偏壓電路………51

4.3.4 Current Cell……….52

4.3.5 Current Matrix……….53

4.3.6 DAC 佈局平面圖………..54

4.4 測試考量………...55

第五章 結論……….56

參文文獻……….58

表目錄

3.1 標準差之比較……….15

3.2 二進位制電流源與等電流源所需的面積比較……….16

3.3 3 位元的溫度計解碼………..19

3.4 數位類比轉換器特性模擬結果……….44

5.1 數位類比轉換器預計達到的規格……….54

圖目錄

1.1 典型的應用流程區塊……….1

1.2 Transmitter 應用流程圖………...2

2.1 電阻式數位類比轉換器……….3

2.2 加權電阻式數位類比轉換器……….5

2.3 電流相加式數位類比轉換器……….6

2.4 電壓相加式數位類比轉換器……….7

2.5 切換電容式數位類比轉換器……….7

2.6 等效電路……….8

2.7 加權電流源式數位類比轉換器……….8

2.8 等電流源式數位類比轉換器………10

2.9 切換電流源式數位類比轉換器………10

2.10 開關時序圖………11

2.11 矩陣電流源式數位類比轉換器………11

2.12 Offset and Gain Error……….12

2.13 Glitch Energy………..13

3.1 等電流源與二進位制電流源的 Matalab 模擬………..15

3.2 區段式百分比程度……….. ………..17

3.3 矩陣式電流源佈局……….. ………..18

3.4 10 位元數位類比轉換器架構………18

3.5 溫度計碼解碼器……….20

3.6 溫度計碼的輸入模擬結果……….21

3.7 溫度計碼的輸出模擬結果……….21

3.8 局部門閂電路……….22

3.9 整體門閂電路……….22

3.10 門閂電路的訊號路徑……….23

3.12 與供應電源無關之電流電路……….25

3.13 正 TC 電壓………..27

3.14 產生與溫度無關之電壓……….28

3.15 bandgap reference TT、SS、FF 的模擬結果………29

3.16 定電流電路……….29

3.17 Fold-Cascode 運算放大器………..30

3.18 寬振幅偏壓電路……….31

3.19 寬振幅定電導偏壓電路……….32

3.20 分散式偏壓電路示意圖……….33

3.21 定電流電路產生 5 組電流源………..33

3.22 流進矩陣的電流源轉換……….34

3.23 電流轉換電壓電路……….34

3.24 單位電流源解碼器電路……….35

3.25 Latch 電路………...36

3.26 改變電壓交錯點的訊號……….36

3.27 交錯點約在 2.3V……….37

3.28 數位訊號貫穿至輸出訊號……….37

3.29 單位電流源防止數位訊號貫穿至輸出……….38

3.30 未加入串接電晶體的 Iout1 及 Iout2………..38

3.31 加上串接電晶體的 Iout1 及 Iout2………..39

3.32 提高輸出阻抗的電路……….39

3.33 未考慮突波(Glitch)的情形所模擬出來的結果………40

3.34 考慮突波(Glitch)的情形………40

3.35 突波(Glitch)的消除………41

3.36 Settling time………41

3.37 Rise/Fall time………..42

3.38 全數位碼的模擬結果………42

3.39 三角波輸出………43

3.40 正弦波輸出………43

4.1 傳統左右對稱開關順序………46

4.2 階級對稱之開關順序………47

4.3 減少邊界效應所需的 Dummy current cell………...47

4.4 Floor-plan of Digital to Analog Converter………...48

4.5 R1 和 R2 的怖局設計………49

4.6 帶差參考電壓(Bandgap reference)………49

4.7 運算放大器……….50

4.8 運算放大器偏壓電路……….50

4.9 分散式偏壓電路……….51

4.10 Current cell………..52

4.11 Current matrix………. 53

4.12 DAC 佈局平面圖………54

4.13 Settling time Rise/Fall time 量測圖………55

4.14 量測 SFDR……….56

第一章 緒論

1.1 研究動機

由於近年來無線傳輸系統的蓬勃發展，而且在大自然下的訊號傳輸都是類比 的形式，因此在類比訊號與數位基頻的後端系統需要一個能夠達到系統規格的數 位類比轉換器(Digital to Analog Converter)設計在整個介面系統中。而且由於數 位電路不易受雜訊、製程因素或操作電壓等因素而變動，提供很大的彈性空間。

所以類比訊號與數位之間的處理成為整個系統中最重要的一部份。隨著無線網路 的提升，使得使用者可以隨時隨地的上網。因此無線網路傳輸已經成為今日的熱 門研究課程，而無線區域網路的架構，如圖1.1所示。

圖 1.1 典型的應用流程區塊

第一章 緒論

為了支援頻寬需求日漸擴增的應用程式，因此資料傳輸速度最高達到 54Mbps 的 802.11a 被視為下一代高速無線區域網路規格。因應 802.11a 之系統規 格，本論文希望能夠設計一個時脈頻率可達 160MHz 並具有十位元解析度之數位 類比轉換器，藉由數位類比轉換器將數位訊號轉換成類比訊號，再交給 RF 電路 輸出，完成無線區域網路發射之動作，如圖 1.2 所示。

圖1.2 Transmitter 應用流程圖

1.2 論文組織

本論文共分為五章，第一章為緒論，介紹論文的研究動機與系統的架構。第 二章是介紹各類數位類比轉換器的比較與規格。第三章則是詳細說明數位類比轉 換器的架構與各部份電路之設計考量。第四章是數位類比轉換器的電路佈局。第 五章則是結論。

第二章 數位類比轉換器架構比較

數位類比轉換器的實現方法有很多種，大致上可分為[1]被動元件式(passive component)[2]加權電流源式(weighted current source)[3]等電流源式 [4]切換電流 源式(switched current)[5]矩陣電流源式(current cell matrix)。本章將介紹這些常見 的架構並作一個優缺點比較。

2.1 被動元件式(passive component)

被動元件式包含電阻式與電容式，但由於佔較大的晶片面積以及需要被動元 件之間大小的匹配，加上需要設計高效能的運算放大器(Operational Amplifier)的 困難，所以現在的做法都不偏好被動元件式。

2.1.1 電阻式

如圖 2.1 所示，以電阻構成第 1 階梯狀，形成一些參考電壓，然後在第 1 階 梯的參考偏壓中加上第 2 階梯電路，並且利用兩個解碼器控制第 2 階梯電路以得 到輸出電壓。由於參考偏壓的準確度需要由電阻的大小來決定，所以在實體佈線 時便需要注意到電阻之間大小的匹配問題。而這架構的主要缺點有以下幾項，(1) 以高解度來說 個電阻在電路佈局上會佔據很大的晶片面積，所以功率消耗會 很大。(2)速度較慢，受限於

2N

N R C

× _on ×

τ

= 。C是指電晶體開關的Junctuion電容。

Ron為導通路徑所看到的等效電阻。

圖 2.1 電阻式數位類比轉換器

第二章 數位類比轉換器架構比較

2.1.2 加權電阻式

DAC 輸入數位信號時，輸出電壓 Vo 為

∑

=

= −

+ +

+ +

= ⁿ

i

i i n R

n R

o

A A A A A KV A

KV V

1 4

3 2

1 ) 2

16 2 8 4

( 2 L (2.1)

其中

K：常數 VR：基準電壓

A

_i：各 bits 對應的數位輸入值(0 或 1)

在此，分析圖 2.2 之電路。開關

S

_i與基準電壓V_R連接時，電阻

R

_i =2ⁱ⁻¹

R

所流過的電流I₁為

R V R I V

i R i

R 1 1

2⁻

=

= (2.2)

開關

S

_i之狀態以

A

_i表之，

A

_i =1時 與 連接，又 為 0 時 與地線連接，

流過電阻 ~ 之電流總合為

S

i V_R

A

_i

S

_i R1

R

₆

∑ ∑

= = = −

= + + +

= ⁶

1

6

1 1 6

6 2

2 1 1

) 2 (

i i

i i R

i i R

R

R

V A R V A R A R

A R V A

I

L (2.3)

OP AMP 之輸出電壓

V

_O為

∑

∑

− =− × ⁻

−

=

−

= _{i R i} ⁱ

R i f

O

A V A

V R I R

R

V

2

2 1

2 ¹

(2.4)

與式(2.1)同。亦即，圖 2.2 之電路為具有 D/A 轉換功能的電路。由於電阻 是具有二進制加權功能的，此種 D/A 轉換器方式稱為加權電阻方式。而這種方 式以 1： 為電阻比是必要的。例如 12 bits 時之電阻比為 1：2048，亦即 ，則 。像這樣的一個比值的電阻網路要作成單晶 IC 是 不可能的，因而 IC 化的 D/A 轉換器，一般是作為 4~6bits 程度簡單的 D/A 轉換 器之個別零件時才使用的。

R

i

2ⁿ⁻1

Ω

= K

R₁ 1 R₁₂ =2048KΩ

圖 2.2 加權電阻式數位類比轉換器

f R R

R R

R R

O

R

R A V R A V R A V R A V R A V R A V

V

⎟

⎠

⎜ ⎞

⎝

⎛ + + + + +

−

= ^{1 2} 2 ³ 4 ⁴ 8 ⁵16 ⁶ 32 圖中所示是在A₁、A₃、A₄、A₆為 1 時之狀態

R R

R R R R

O

R V V

R V R V R V R V V

64 45 2

1 32

1 4 8 32 2

32 8

4 ⎟× =−

⎠

⎜ ⎞

⎝

⎛ + + +

−

⎟ =

⎠

⎜ ⎞

⎝

⎛ + + +

−

=

∴

2.1.3 電流相加式

如圖 2.3 所示，右端的電阻連接點a₈之電流由左邊的I7 流入，由於a₈下側之 電阻和a8右側之合成電阻同樣為 2R，所以流入a8下側之電流I8’是與右側的電流I8

相等。亦即，I₈’= I₈=I₇/2。以右邊算過來第 2 節點a₇考慮之，a₇右側之合成電阻，

仍為 2R。因此，從a7點左邊流過來的電流I6 在此一分為 2，I7’= I7=I6/2。如以上 的分析，分析由右至左之電流狀態，發現由ai點往右邊看的合成電阻為 2R，於 任一點從左邊流入的電流 1/2 是往下的，另外 1/2 則往右。亦即流入開關之電流 從左至右依序是

2 IO

、 4 IO

、^IO_n

2 ，和加權電阻方式一樣可以得到二進制加權電流，

和加權電阻方式一樣，用OP AMP做電流相加的數位類比轉換器。

第二章 數位類比轉換器架構比較

圖 2.3 電流相加式數位類比轉換器

∑

=

= ⁸ − 8

2 8 i

i i R

a

A

R

I V

圖中所示為A2、A3、A5、A7為 1 時之狀態以二進制表示為

01101010。

R R

O

R R

a

V R R

V V

R V R

I V

256 106 256

106

256 106 128

1 32

1 8 1 4 1

−

=

×

×

−

=

∴

×

⎟=

⎠

⎜ ⎞

⎝

⎛ + + +

=

∴

2.1.4 電壓相加式

如圖 2.4 所示，在A點左右兩邊看到的電阻皆為 2R。左右兩邊之合成電阻則 為R。假設只有開關S4 與基準電壓V_R連接，其他則全部接地，A點之電壓VA是

V

R

3

1 。從B點上方看到的電阻和右邊看到的電阻都是 2R，兩方合在一起則為R。

然而B點的電壓V_B是V_A之 2

1。而依此類推OP AMP輸入電壓V_I是 VA 8

1 。而其它的 開關也同樣的可以做這樣的考慮，假設Si與Vref連接，OP AMP的輸入電壓

2 ¹

Vref

3

V

_i = ⁻ⁱ⁺ 。所以

∑

= +

= ^N − i

i i

O

Vref A

V

1

2 1

3

1 。無論是電流相加或是電壓相加都是

可以用CMOS來製作，但是因為開關打開時有開關電阻RS與 2R連接，這個RS是 數位類比轉換器誤差所產生的原因。在電壓相加方式中，開關接到的電壓有兩種 (0 或Vref)。如圖 2.4 所示，由於CMOS做的開關，隨著外加電壓的不同，內阻也 將會不同。

圖 2.4 電壓相加式數位類比轉換器 圖 2.4 所示為 A2、A4、A6、A7 為 1 時之狀態，數位值為

⎟⎠

⎜ ⎞

⎝

= ⎛

⎟⎠

⎜ ⎞

⎝

⎛ + + +

=

=

+

−

∑

= ² ₃¹ ₂¹ ₈¹ ₃₂¹ ₆₄^{1 2}_{3 256}⁸⁶

3

1 ^{8 1}

1

R R

i i

i R

O

V A V V

V

2.1.5 電容式

另外一種常見的被動元件式為切換電容式數位類比轉換器，它是利用電容儲存電 荷的方式來達成訊號轉換的功能，如圖 2.5 所示。

圖 2.5 切換電容式數位類比轉換器

以一個 4 位元的切換電容式數位類比轉換器為例，如圖 2.6 所示。當輸入的

第二章 數位類比轉換器架構比較

訊號為 1100 時，則 8C 和 4C 的電容接到參考電壓 Vref，2C 和 1C 的電容接地。

如圖 2.6 所示，因此可以得到輸出電壓為：

Vref C Vref

C Vout C

4 3 12

4

12 =

= +

如此便可以將數位訊號轉換成類比訊號的目的，但由於電容的實體佈線時相 當的難做，而電容的晶片面積過大使得消耗功率變大。

圖 2.6 等效電路

2.2 加權電流源式

如圖 2.7 所示，加權電流源式數位類比轉換器，是藉由產生倍數增加的加權 電流，以達到數位訊號轉類比訊號的目的。

圖 2.7 加權電流源式數位類比轉換器

B1、B2、B3、B4、B5 五個數位輸入位元分別控制I_a、2I_a、4I_a、8I_a、16I_a五

個LSB加權電流源：B6、B7、B8、B9、B10 另外五個數位輸入位元則分別控制 I_b、2I_b、4I_b、8I_b、16I_b五個MSB加權電流源I_b電流值為I_a的 16 倍。由於要產生倍 數成長的加權電流，就必須考慮到電晶體大小之間匹配的問題。減少電晶體之間 匹配的問題才能夠增加精確度。所以實體佈線對於這類的數位類比轉換器是非常 重要的。

此種轉換器的優點是做法簡單，不需要任何的邏輯解碼電路，但缺點是各位 元的電流源難以做到良好的匹配，故無法保證輸出具有單調性(Monotoncity)，且 可能會有很大的 DNL。以 10 位元轉換器來說，最差的情形是發生在中間碼 (Middle code)轉換的時候，即(0111111111→1000000000)，此時 10 個開關同時在 變化，B1~B9 的開關要關掉，B10 之開關要打開。由於 10 個位元開與關的時間 無法同時，此時所產生的突波(Glitch)為最大，DNL 也最大。

2.3 等電流源式

如圖 2.8 所示，以一個 10 位元的等電流源式的 DAC 為例，必須產生 1023 個等電流源，經由 Thermometer 解碼器的訊號來控制每一個電流源，因為它是逐 次一一打開電流源，所以具有良好的單調性。這種架構有幾項優點：(1)等電流 源間的匹配不必那麼重要，只要能達到 50%的匹配程度就可以使 DNL 小於 0.5LSB。(2)在中間轉碼時，0111111111→1000000000，由於只有多一個電流源打 開，所以並不會有像加權電流源式一樣產生很大的突波。而缺點是需要額外的解 碼電路，隨著解析度的提高，解碼器的電路就會更複雜，不僅消耗面積，也會因 為複雜的解碼電路使速度受到限制。

第二章 數位類比轉換器架構比較

圖 2.8 等電流源式數位類比轉換器

2.4 切換電流源式數位類比轉換器

利用一些開關的切換來達成訊號轉換的目的，由於採用演算法為循序輸入的 方式，所以在速度上會受到限制。

圖 2.9 切換電流源式數位類比轉換器

圖 2.10 開關時序圖

如圖 2.9 及 2.10 所示，在時間 1 的時候，開關S1 及S2 關上，則輸入電流Iref 流入電晶體T1，則電晶體的電流為I1=H+Iref。在時間 2 的時候，開關S3 及S4 關 上，其餘打開，得到T₂的電流為I₂=H-Iref，同理在時間 3 的時候，開關S5 及S6 關上，電晶體T3的電流為I3=H-Iref，在時間 4 的時候，開關S1、S2、S4、S6 關 上，可以得到回授電流值為i₁= Iref +Iref=2 Iref，如此一來便可以將電流放大兩 倍，依此種方法便可以得到類比的輸出為Io=Iref(b1+….+2(bN-1 +2bN))。

2.5 矩陣電流源式

矩陣電流源是由一個一個單位電流源所組成，然後利用數位邏輯電路來控制 電流源的導通與否，以達成訊號轉換的目的。如圖 2.11 所示，採用前 7 個 MSB 為單位電流源以及後 3 個 LSB 為加權電流源的方式，以減少晶片佔據面積以及 降低功率消耗。

圖 2.11 矩陣電流源式數位類比轉換器

第二章 數位類比轉換器架構比較

B4~B10 數位訊號輸入到行解碼器(Column decoder)以及列解碼器(Row decoder)，然後由這些數位邏輯電路產生訊號來控制單位電源的導通或關閉，在 加上 3 位元的加權電流源所產生的電流，便能夠將數位訊號轉換成類比訊號。而 由於數位邏輯電路會產生較大的干擾訊號進而影響晶片的效能，所以在實體佈線 時數位電路與類比電路的分隔就相當的重要。

2.6 重要規格之定義

在設計數位類比轉換器時主要必須考慮的參數規格有解析度(Resolution)、

Offset Error、Gain Error、差動非線性誤(DNL)、整體非線性誤差(INL)、突波 (Glitch)、單調性(Monotonicity)及穩定時間(Settling time)。

1、解析度(Resolution)：不同的數位輸入碼值可以對應相符合的類比輸出值，

N-bits Resolution → 2^N不同的類比階層。

2、Offset Error：

) ( )

( _0...0

LSB

V DAC V E

LSB out

off ≡

2、Gain Error：

) 1 2 ( )

( _{1...1 0....0}⎥− −

⎦

⎢ ⎤

⎣

⎡ −

≡ ^N

LSB out LSB

out

gain

V

V V

DAC V E

圖 2.12 Offset and Gain Error

4、差動非線性誤差(Differential Nonlinearity error , DNL)：在理想的轉換器中，

每一個類比輸出之間隔大小，定義為 1LSB。而 DNL 為實際所設計之轉換器，

每一個類比輸出之間隔大小與理想值 1LSB 之差距。因此定義其中最大差距 之值為此轉換器的差動非線性誤性，簡稱 DNL。

−1

= LSB DNL_i Vⁱ

5、整體非線性誤差(Integral Nonlinearity error , INL)：整體非線性誤差即為實際 所設計之轉換器的每一個類比輸出與理想線之差距的累加，簡稱 INL。

∑

⁼

=

=^{i k}

i

i

k

DNL

INL

0

6、突波(Glitch)：在數位輸入做每一個碼轉換時，由於電晶體開與關在時間上無 法一致，使得輸出值會有突波的現象，定義一個 LSB 轉換時所產生的最大突 波為此轉換器的突波大小。

圖 2.13 Glitch Energy

7、單調性(Monotonicity)：輸出值永遠隨著輸入值增加，所以轉換器的 DNL 小 於一個 LSB 時，便具有單調性。

8、穩定時間(Settling time)：穩定時間是指轉換器之輸出由開始轉換的時間至輸 出達到最後特定值之

LSB

2

±1 以內，這段時間稱做穩定時間。

第三章 數位類比轉換器的設計

第三章 數位類比轉換器的設計

3.1 簡介

就數位類比轉換器而言，為了高速的需求，一般都會採取電流切換模式數位 類比轉換器。而為了減少差動非線性誤差(DNL)及整體非線性誤差(INL)，有許多 論文採用區段式(Segmentation)的架構來實現。本論文即是採用此架構，並設計 一等效 8 位元之 Themometer 解碼與 2 位元的加權式電流源來實現 10 位元數位 類比轉換器，且能夠有效的減少差動非線性誤差(DNL)與降低突波(Glitch)大小。

3.2 區段式數位類比轉換器

在設計數位類比轉換器時，若要達到高解析度之轉換器，一般都採用區段 式，其基本原理是將位元分成兩個部份來做解碼，在低位元部份採取二進位制電 流源設計，在高位元部份則採取等電流源之設計。

要如何決定此轉換器的程度，在[2]中，作者比較二進位制電流源與等電流源兩 種轉換器在相同 DNL 與 INL 的條件下，所需要的面積大小。利用 Matalab 做了 一些模擬，希望能達到最佳之區段式程度。

以十位元轉換器為例，首先產生 1024 個平圴值為 1LSB，標準差(σ)為 0.02LSB 之等電流源，分別給二進位制電流源轉換器與等電流源轉換器做模擬。

如圖 3.1 所示，經由[2]得到如表 3.1 所列的結果，表中的標準差 σ=0.02LSB。

圖 3.1 等電流源與二進位制電流源的 Matalab 模擬

項目 二進位制數位類比轉換器 等電流源數位類比轉換器

差動非線性誤差(DNL) (1024)²

σ

32

σ

1

=

× σ

整體非線性誤差(INL) 0.5(1024)²

σ

16

σ

1

=

× 0.5(1024)²

σ

16

σ

1

=

× 表 3.1 標準差之比較

由於所需之類比面積

2

1

∝

σ

，以定義Aunit為等電流源轉換器得到DNL=0.5LSB 之最小類比單位面積，所以對於二進位制電流源轉換器要得到相同的DNL，則所 需要的單位面積將是 。若以INL的角度來看，則兩種架構所得到的 類比面積會相同，以INL=0.5LSB則兩者所需要的面積會是

A

unit

× 1024

A

unit

×

256 。綜合以上 的分析可以得到如表 3.2 所示。

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項目 二進位制數位類比轉換器 等電流源數位類比轉換器

差動非線性誤差(DNL) 32σ σ

整體非線性誤差(INL) 16 σ 16 σ Area(INL=0.5LSB) 256*Aunit 256*Aunit Area(INL=1LSB) 64*Aunit 64*Aunit Area(DNL=0.5LSB) 1024*Aunit Aunit

表 3.2 二進位制電流源與等電流源所需的面積比較

以圖 3.2 是將面積標準化後對區段式百分比程度來作圖，圖中的橫軸為區段 化程度，左方為二進位制數位類比轉換器，而右方為等電流源式數位類比轉換 器。縱軸則為正規化(Normalize)後的電流源佈局面積。其中三條虛線分別為 0.5LSB、1LSB、2LSB 的整體非線性誤差所需要的電流源佈局面積，可以看出不 論何種型式 INL 所需的面積都相同。差動非線性誤差為左上-右下實線可以看 出，若要有相同的 DNL，二進位制數位類比轉換器顯然要有大的佈局面積。綜 合以上，設計一個差動非線性誤差為 0.5LSB 而整體非線性誤差為 1LSB 的數位 類比轉換器。便可得到一個最佳化的區段式程度為 80%，故決定採取 8+2 之架 構，設計一個等效於 8 位元的 Thermometer 解碼器與 2 位元的二進位制之數位類 比轉換器。

圖 3.2 區段式百分比程度

3.3 對稱式矩陣電流源佈局

一般為了獲得較低的數位電路的複雜度，又能同時補償製程漂移，都是採用 矩陣式的設計方式，如圖 3.3 所示。而經由溫度計碼來決定矩陣中的電流源的導 通或關閉，同時將矩陣中的電流源輸出並聯，成為數位類比轉換器的電流輸出訊 號。使電路的複雜度降低。在此狀況讓原本的溫度解碼電路由原來的 6 對 63 變 成 3 對 7，使數位電路的複雜度減低。

利用 4 個 的矩陣並聯，來實現一個等效於 8 位元的溫度計碼架構，如圖 3.4 所示，因為僅用到 矩陣的 64 個電流源中的 63 個，因此可以利用多餘的 1 個電流源來實現 8 位元的溫度計碼的其它二個位元，另外的 2 位元則是以二進 位碼來設計。

8 8×

8 8×

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圖 3.3 矩陣式電流源佈局

圖 3.4 10 位元數位類比轉換器架構

3.4 溫度計解碼器(thermometer code)

溫度計解碼器(thermometer code)主要是用來依序控制電流源的導通或關閉，將二 進位值所代表的十進位值轉換成溫度計碼。例如：010 代表十進位的 2，則溫度 計碼則表示為 0000011，而轉換器的真值表(Truth Table)可以轉換成如圖 3.5 所示 的電路。而在此數位電路的輸出是採取 Reversed thermometer code。

二進位 溫度碼

十進位

B2 B1 B0 D7 D6 D5 D4 D3 D2 D1

0 0 0 0 1 1 1 1 1 1 1 1 0 0 1 1 1 1 1 1 1 0 2

0 1 0 1 1 1 1 1 0 0

3 0 1 1 1 1 1 1 0 0 0 4 1 0 0 1 1 1 0 0 0 0 5 1 0 1 1 1 0 0 0 0 0 6 1 1 0 1 0 0 0 0 0 0 7 1 1 1 0 0 0 0 0 0 0

表 3.3 3 位元的溫度計解碼

D1=B2+B1+B0 D2=B2+B1 D3=B2+B1B0 D4=B2

D5=B2(B1+B0) D6=B2B1

D7=B2B1B0

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圖 3.5 溫度計碼解碼器

0 0 1

B2 B1 B0

圖 3.6 溫度計碼的輸入模擬結果

1 1

1 1 1 1 0

D7 D6 D5 D4 D3 D2 D1

圖 3.7 溫度計碼的輸出模擬結果

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3.5 門閂(Latch)電路

3.5.1 局部門閂電路

由於每個單位電流源矩陣是由六個高位元來控制，為了讓六個高位元能夠同 步的進行解碼，因此必須加入六個局部門閂電路來達到同步的要求。而此局部門 閂電路在 CLK=1 時將會保持訊號，當 CLK=0 時則輸出訊號。如圖 3.8。

圖 3.8 局部門閂電路

3.5.2 整體門閂電路

由於數位輸入的 PAD 到局部門閂電路會有一段時間的延遲，所以在整個電 路的外部再加上一級整體門閂電路做為同步，期望輸入的數位訊號能夠同時到達 局部門閂電路。而此門閂電路在 CLK=0 時將會保持訊號，當 CLK=1 時則輸出 訊號。如圖 3.9。

圖 3.9 整體門閂電路

圖 3.10 門閂電 的訊號路徑

.6 定電流分散式偏壓電路

分為三個部份(1)帶差參考電路(bandgap refer

.7 帶差參考電路(bandgap reference)

樣的參考電路顯示了與供應電 源和

局部閂閂電路 整體門閂電路

路

3

在設計定電流分散式偏壓電路可

ence)(2)運算放大器(Operational Amplifiers)(3)分散式偏壓電路。

3

類比電路中廣泛使用電壓電流的參考電路，這

製程參數相關性低，且和溫度有明確相關性之直流數值。而在設計帶差參考 電路(bandgap reference)時首先必須產生一個與供應電源無關的偏壓電路，而一般 的電阻之電流鏡偏壓如圖 3.11，無法提供與電源無關的偏壓，而此電路的輸出電 流對VDD相當敏感：

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1 2

1 1

1 ⎟

⎠

⎜ ⎞

⎝

⎛

⎟⎠

⎜ ⎞

⎝

⎛

× +

= ∆

∆

L W L W

R gm

I

_OUT

V

^DD (3.1)

圖 3.11 電阻之電流鏡偏壓

為了得到一較不敏感的答案，假設電路必須自行偏壓，Iref必須由Iout推導 出。如圖 3.12 其中M3 和M4 複製了Iout，故定義了Iref。如果最後Iout和VDD無 關時，Iref將複製出Iout，因此隨著此處所選定之尺寸，可以得到Iout=KIref。因 為每個負載二極體的元件將從電流源饋入，故Iout與Iref和VDD的相關性很低。為 了明確的定義電流，在M2 下方加入R_S電阻，並且假設PMOS元件大小相同使 Iout=Iref。

S D GS

GS

V I R

V

₁ = ₂ + ₂ 或

S OUT TH

N OX

N

OUT TH

N OX N

OUT

V I R

L K W C V I

L C W

I

+ +

⎟⎠

⎜ ⎞

⎝

= ⎛ +

⎟⎠

⎜ ⎞

⎝

⎛ ^{1 2}

2 2

µ

µ

^(3.2)

忽略基板效應

S out

N ox

OUT

I R

K L

nC W

I

⎟=

⎠

⎜ ⎞

⎝

⎛ −

⎟⎠

⎜ ⎞

⎝

⎛

1 1 2

µ

^(3.3)

2 2

1 1 1

2 ⎟

⎠

⎜ ⎞

⎝

⎛ −

•

⎟⎠

⎜ ⎞

⎝

= ⎛

R K L

c W I

S n ox n out

µ

^(3.4)

最後可以預期地得到與電流和供應電壓無關。

圖 3.12 與供應電源無關之電流電路

對溫度顯示低相關性之參考電壓和電流在許多類比電路中被證明為非常重 要，而大部份的製程參數隨著溫度變化，如果一參考電路與溫度無關時，則它通 常也和製程無關。假設如果二個方向相反溫度係數(Temperature

coefficients,TCs)，利用適當的權重相加，便可以形成一個零TC值。例如：對二 個隨溫度變動相反方向之電壓V1 和V2 而言，可以選擇A1 和A2 使得

2 0 1 2

1 =

∂ + ∂

∂

∂

T A V T

A V

，得到一參考電壓為VREF=A1V1+A2V2，其TC值為零。而 且必須確定二個分別擁有正和負TC之電壓，在半導體技術中雙載子電晶體的特 性已被證明最可以重複生產且擁有提供正和負TC值。

3.7.1 負 TC 電壓

雙載子電晶體之基極-射極電壓，pn 接面二極體的前進電壓顯示了一個負 TC，首先我們以容易使用之數值來象徴 TC 的表示式。

對 一 個 雙 載 子 元 件 而 言 ， 我 們 可 以 寫 出

I

_C =

I

_S exp(

V

_BE /

V

_T) ， 其 中

，飽和電流 和 成比例，其中 q

kT

V_T = /

I

_S

µ kTn

_i²

µ

象徵了次要載子之遷移率；而 象 徵 了 矽 晶 之 內 在 次 要 載 子 濃 度 。 這 些 數 值 對 於 溫 度 之 相 關 性 可 表 示 為

，其中 且 ，其中

n

i

T

m

µ

µ

∝ m≈−3/2 n² ∝T³exp[−E /(kT)]

E

≈1.12

eV

為矽的能

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帶差，因此

kT bT E

I

_S ^m − ^g

= ⁴⁺ exp (3.5)

其中 b 為比例因子。寫出 ln( )

S C T

BE I

V I

V = ，我們可以計算基極-射極電壓之 TC 值，

將 對 T 取微分，我們必須知道 的特性為溫度的函數。為簡化分析，我們現 在假設 維持為常數，因此：

VBE

I

_C

I

C

T I I V I I T V T

V _S

S T S C T BE

∂

− ∂

∂

= ∂

∂

∂ ln

(3.6)

從(3.5)式中，我們得到

) )(

(exp exp

) 4

( ^{3 4} ₂

kT E kT bT E

kT T E

m T b

I

S m g m − g g

− + +

∂ =

∂ _{+ +} (3.7)

因此，

T T g

S S

T

V

kT E T m V T

I I V

) 2

4

( + +

∂ =

∂ (3.8)

利用式(3.6)和(3.8)，我們可以寫出

T

q E V m V

kT V E T m V I

I T V T V

S T BE

T T g

S C T BE

/ )

4 (

) 4 (

ln ₂

− +

= −

− +

−

∂ =

∂

(3.9)

式(3.9)給定了在一給定溫度 T 時之基極-射極電壓的溫度係數值，顯示了和 本身的相關性。當 且 T=300K 時，

VBE V_BE ≈750mV

mV K T

V

_BE ∂ ≈−1.5

∂ 。

3.7.2 正 TC 電壓

二個雙載子電晶體操作於不同的電流密度下，其基極-射極電壓差和絕對溫度成 正比。例如：圖 3.13 假設二個相同的電晶體(I_S1=I_S2)分別偏壓於集極電流為nI₀和 I0基忽略其基極電流，

n I V

V I I V nI V

V

V _T

S T S T BE BE

BE ln ln ln

2 0 1

0 2

1 − = − =

=

∆ (3.10)

因此，VBE之差異顯示了一個正的溫度係數：

q n k T V

_BE

= ln

∂

∆

∂ (3.11)

圖 3.13 正 TC 電壓

3.7.3 帶差參考電路

由上述求得負 TC 和正 TC 電壓，發展出一具有零溫度係數之參考電路。寫成

(

V n

)

A V A

V_REF = 1 _BE + 2 _T ln ，其中 為二個操作於不同電流密度下之雙載子電 晶體的基極-射極電壓差。在室溫中，

n V_T ln

K T mV

V_BE

5 .

−1

∂ =

∂ 而

mV K T

V_T

087 . +0

∂ ≈

∂ ，而假設 A1=1 便可求得A2lnn≈17.2，因此對零 TC 來說

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(3.12) V

V V

V_REF ≈ _BE +17.2 _T ≈1.25

如圖 3.14 所示，假設M1-M2 和M3-M4 為相同的差動對，因此ID1=ID2，電路必須 確保V_X=V_Y。

因此：

( )

5 1

2 1

ln

D T

D

D I

R n I V

I = = = (3.13)

n R V

V R R I V

V_{out BE D BE T} ln

1 2 3 2 5

3 + = +

= (3.14)

得到一個與溫度無關的電路。

圖 3.14 產生與溫度無關之電壓

圖 3.15 bandgap reference TT、SS、FF 的模擬結果

3.8 運算放大器(Operational Amplifiers)

以一個穩定的電壓V_REF輸入，藉由運算放大器的負回授，將電阻R_B兩端的電 壓則為VREF。

圖 3.16 定電流電路

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由於R_B兩端的電壓，是受運算放大器所控制，因此電阻兩端的電壓與製程 漂移、溫度及電源電壓等因素無關。而其中運算放大器是採用摺疊串接式 (Fold-Cascode)運算放大器，如圖 3.17 所示，此電路可以產生一個固定的電流源 以供偏壓電路運用。

圖 3.17 Fold-Cascode 運算放大器

3.8.1 定電導偏壓電路

MOSFETs 之轉導在類比電路決定了效能參數，例如：雜訊、小信號增益和速度。

基於這個原因，通常偏壓電晶體使其轉導和溫度製程及供應電壓無關是較為理想 的。

圖 3.12 表示出與供應電源無關之偏壓，此偏壓電流為

2 2

1 1 1

2 ⎟

⎠

⎜ ⎞

⎝

⎛ −

⎟⎠

⎜ ⎞

⎝

= ⎛

R K L C W I

S n OX n out

µ 因此 M1 的轉導為

⎟⎠

⎜ ⎞

⎝

⎛ −

⎟ =

⎠

⎜ ⎞

⎝

= ⎛

R K L I

C W gm

S D N OX n

1 1 2 2

1

µ

₁

此數值與供應電壓和 MOS 元件參數無關。

而上述的電路架構雖然具有定電導的特性，但由於輸出阻抗過低，此缺點將 會使電流源容易受到通道長度調變效應的影響，一般的解決方式都是採用串接電 流鏡的架構來解決。如此一來將會使輸出端的訊號變動範圍縮小，而解決的方法 是採用寬振幅串接式電流鏡之電路，如圖 3.18 所示。

圖 3.18 寬振幅偏壓電路

如圖 3.18 所示，MN1 為一個二極體連接型式的電晶體，其主要的功能是提 供MN2 偏壓。MN1 產生一個適當的偏壓來控制MN2，且MN2 是用來增加MN3 的V_GS，並將MN3 電晶體的V_DS控制在飽和區的邊緣，因此MN3 的V_DS會相當的 小。再利用MN2 與MN3 將電流複製到MN4 與MN5 上，由於串接電晶體的關係，

使電路具有高輸出阻抗，能夠避免電流源受到通道長度調變效應的影響。因為

4 2

5

3 MN MN MN

MN L

W L

，

W L W L

W ⎟

⎠

⎜ ⎞

⎝

=⎛

⎟⎠

⎜ ⎞

⎝

⎟ ⎛

⎠

⎜ ⎞

⎝

=⎛

⎟⎠

⎜ ⎞

⎝

⎛ ，MN4 會有MN2 的特性及MN5 會有MN3

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的特性，故輸出端的訊號變動範圍較傳統的串接式電流鏡要來的大。

因此綜合上述的考量，完成一個寬振幅與定電導的特性，如圖 3.19 所示。

圖 3.19 寬振幅定電導偏壓電路

其中 MS1-MS3 為啟動電路，由於定電導迴路有兩個穩態點，分別為零電流 狀態與一般狀態，因此偏壓電路中需要有一個啟動電路負責偵測迴路上的電流，

來判斷導通情形，若電路為零電流時，啟動電路會啟動，強制迴路產生電流，而 當迴路中已有電流的流動，啟動電路會立即關閉。以避免影響偏壓電路的動作。

當定電導迴路啟動後，再利用電流鏡的方式將電流複製出去，以提供運算放大器 的電流源偏壓電路。

3.9 分散式偏壓電路

由於數位類比轉換器的佈局面積較大，若使用一組偏壓電路去偏壓所有的電 流源，將會造成電流源嚴重的不匹配。為了減少電流源之間的不匹配問題，因此 採用分散式偏壓電路，而運作原理是在矩陣外部產生一個定電流後，再平均分送 至矩陣的周圍，才將電流源轉換成電壓的訊號。之所以採取電流方式流往每個矩 陣，是因為電壓在金屬線上傳遞時，會與金屬線上的電阻產生微量的壓降，造成

每一個傳遞到電流源的偏壓大小不相同，而造成不匹配的現象。因此利用電流傳 遞的方式便可解決這樣的問題，如圖 3.20 所示。

圖 3.20 分散式偏壓電路示意圖

如圖 3.21，利用定電流電路產生 5 組電流源，其中 4 組電流源的每一個 Master 還分別連接至圖 3.22，再利用圖 3.23 之偏壓電路，將此流進矩陣之電流源轉換 成電壓。而第 5 組的電流源再分給其它的 4bits 進行偏壓。

第三章 數位類比轉換器的設計

圖 3.21 定電流電路產生 5 組電流源

3.22 流進矩陣的電流源轉換

圖 3.23 電流轉換電壓電路

3.10 單位電流源設計

單位電流源解碼用於判斷單位電流是否要打開，他是由一個 AND-NOR Gate 所 組成。如圖 3.24 所示，由 Row Decoder 相鄰兩列與 Column Decoder 一行的訊號 來控制單位電流源是否導通或關閉。

圖 3.24 單位電流源解碼器電路

在設計單位電流源時，必須考慮突波(Glitch)的問題，因為突波(Glitch)的現象將 會使雜訊變的較大，也會影響到電路的穩定時間，進而影響到數位類比轉換器的 操作速度，而突波產生的原因有以下這幾點：

1、輸入訊號的不同步。

2、電流源開關同時的關閉。

3、數位訊號直接貫穿電流開關到輸出。

4、電流源輸出電壓的波動。

在輸入訊號的不同步，利用一個 Latch 電路來解決，如圖 3.25 所示，當 CLK=1 時訊號才通過，而反向器的作用是用來保持訊號直到下一個 CLK 回到 1 時，再 依輸入的訊號做改變，以確保輸入訊號到每個電流開關的時間被同步。

第三章 數位類比轉換器的設計

圖 3.25 Latch 電路

造成電流開關同時關閉的原因，主要是由 Latch 中兩個反向器的輸出上升下 降時間相同，造成兩個訊號交錯的位置在

2 VDD

。因此，電晶體開關將會同時在關 閉狀態，使電流源也會關閉，之後要再將電流源打開時，則電晶體就必須先經過 線性區再回到飽和區，這樣不但會降低速度，也會產生突波。如圖 3.26 所示，

將電晶體開關的訊號電壓交錯點提高，不讓兩個電晶體同時被關閉。

圖 3.26 改變電壓交錯點的訊號

2.3V

圖 3.27 交錯點約在 2.3V

數位訊號直接貫穿至電流開關輸出，是由於電晶體開關的閘源極電容所造 成。在開關電晶體電路上加上一個 NMOS 去隔絕開關電晶體寄生電容和輸出 端，以防止電荷貫穿的現象。

圖 3.28 數位訊號貫穿至輸出訊號

第三章 數位類比轉換器的設計

圖 3.29 單位電流源防止數位訊號貫穿至輸出

圖 3.30 未加入串接電晶體的 Iout1 及 Iout2

圖 3.31 加上串接電晶體的 Iout1 及 Iout2

電流源的輸出電壓波動，是由於電流源的輸出阻抗不夠高，因此採取串接的 方式提高輸出阻抗。

圖 3.32 提高輸出阻抗的電路

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3.11 數位類比轉換器模擬結果

以電阻 50Ω 及電容 10PF 做負載，經模擬可以發現在 15→16 轉換時會有最 差的突波。如圖 3.33 所示，未考慮任何突波(Glitch)的問題所模擬的結果，此時 最大的突波有 9LSB 左右。如圖 3.34 所示，是考慮突波(Glitch)的模擬結果，已 經減少到小於 1LSB。

圖 3.33 未考慮突波(Glitch)的情形所模擬出來的結果

圖 3.34 考慮突波(Glitch)的情形

圖 3.35 突波(Glitch)的消除

再觀察訊號由 0000000000 Settling time 以及 Rise

輸出由開始之時間到達最後特定值的

→1111111111→0000000000 的 time、Fall time 的結果。

Settling time：是指轉換器之

LSB

2

±1 以內的

：由訊號最大值的 10%上升至最大值的 90%的時間。

all time 為 1.6ns。

時間。

Rise time

Fall time：由訊號最大值的 90%下降至最大值的 10%的時間。

由圖 3.36 所示，Settling time 約為 4.8ns，而如圖 3.37 所示 Rise/F

圖 3. 36 Settling time

第三章 數位類比轉換器的設計

圖 3.37 Rise/Fall time

圖 3.38 全數位碼的模擬結果

圖 3.39 三角波輸出

3.39、圖 4.40 所示。以 CLK 訊號為 160MHz 以及 baseband 輸入 10MHz 所得 圖

到的輸出圖形。使得類比訊號輸出值能夠為更平滑，讓下一級的 filter 可以不必 做的很好，由輸出可以看出符合 IEEE 802.11a 的需求。

圖 4.40 正弦波輸出

第三章 數位類比轉換器的設計

表 3.4 所示為數位類比轉換器在 TT、FF、SS 所模擬結果的比較。

項目 TT 數值 FF 數值 SS 數值 上升時間(Rise time) 1.6ns 1.7ns 1.8ns

下降時間(Fall time) 1.6ns 1.7ns 1.8ns 穩定時間(Settling time) 4.8ns 4ns 3.97ns

Full scale current 4.1mA 4.39mA 3.89mA 表 3.4 數位類比轉換器特性模擬結果

第四章 數位類比轉換器的佈局

在數位類比轉換器(Digital to Analog Converter)電路佈局是一個非常重要 的。整個電路的佈局將會影響整個電路的效能。以下是佈局數位類比轉換器 (Digital to Analog Converter)所需要考量的重點。

4.1 減少 INL 之設計考量

造成 INL 之主要的原因有二：

1、梯度誤差(Graded Error)：由於電流源的面積分部較廣，導致電流源的臨界電 壓誤差會呈現梯度現象。

2、對稱誤差(Symmetrical Error)：為了減少電路佈局繞線的複雜度，所以在電流 源矩陣的中心處溫度為較高。

傳統左右對稱之開關順序如圖 4.1 所示，例如：有 4 個電流源打開，則第 1 個與第 3 個電流源之梯度誤差將被第 2 個與第 4 個電流源所造成的梯度誤差消 除。但在對稱誤差上，卻無法有效的消除這 4 個電流源所造成的對稱誤差，為了 解決此問題，必須採取一種叫做階級對稱之開關順序。

第四章 數位類比轉換器的佈局

圖 4.1 傳統左右對稱開關順序

如圖 4.2 所示為階級對稱之開關順序。此種開關能有效的降低梯度誤差 (Graded Error)與對稱誤差(Symmetrical Error)。例如：若有 4 個電流源被打開，在 梯度上第 1 個與第 3 個電流源分別被第 2 個與第 4 個電流源消除。在對稱階級誤 差上也是一樣。故為了減少 INL 的產生，必須採用階級對稱之開關順序。

圖 4.2 階級對稱之開關順序

如圖 4.3 所示，在 4 個主要的 current matrix 外圍包一層 Dummy current cell，

可以避免任何的邊界效應。

圖 4.3 減少邊界效應所需的 Dummy current cell

第四章 數位類比轉換器的佈局

4.2 DAC Layout Floor Plan

如圖 4.4 所示，可以看出在佈局時將數位部份與類比部份相隔開以防止數位 的訊號來干擾類比的訊號，而造成類比訊號受影響。在佈局時必須考量以下的重 點：

1、因為數位的信號 VDD 很髒，一些 EMI 的輻射都是由數位 VDD 所造成。所 以數位與類比的 VDD PAD 要分開。

2、 數位與類比的 GND PAD 要分開。

3、類比與數位電路要遠離，而在數位與類比的區塊之間以 Guard ring (p substrate) 來圍住，以防止數位訊號的 noise 干擾到類比訊號。

4、VDD 與 GND 平行靠近，使迴路變小，可以減少 EMI 的效應，而且如果有寄 生效應電容產生也可以使寄生電容直接下地。同理 CLK 與 GND 平行靠近，

可以減少 EMI(loop 小)的效應。

5、數位與類比訊號線只能垂直，不可以平行，否則數位訊號的雜訊將會影響到 類比訊號。

6、類比訊號不可以與 GND 平行，只能垂直。

7、CLK、VDD、GND 的源集處要粗，可以避免造成壓降(EMI 的來源)。

圖 4.4 Floor-plan of Digital to Analog Converter

4.3 子電路佈局

4.3.1 帶差參考電壓(Bandgap reference)

因為

n

R V R

V

_{OUT BE} ln 1 2

3+

= ，所以必須設計出 n、R1 和 R2 的值，當 n=31 則 5 12 =

R

R

， 產生如圖 4.5 所示的佈線圖。將 R1 置於中間可以消除部份的梯度效應。圖 4.6 所示為帶差參考電壓(Bandgap reference)的佈局圖。

dummy dummy

圖 4.5 R1 和 R2 的怖局設計

圖 4. 6 帶差參考電壓(Bandgap reference)

VOUT

BJT

第四章 數位類比轉換器的佈局

4.3.2 運算放大器(Operational Amplifiers)

V2

V4 V3 VIN+

VIN- V1

圖 4.7 運算放大器

V4 V3 V2 V1

圖 4.8 運算放大器偏壓電路

4.3.3 分散式偏壓電路

圖 4.9 所示，表示分散式偏壓電路，帶差參考電壓產生出來的電壓必須很準，所 以 VOUT 直接與運算放大器相接，再由定電流源複製給其它的電流到 Current matrix 以提供偏壓。

Bandgap reference 與 Operational Amplifiers

圖 4.9 分散式偏壓電路

Cs1 與 Cs2

Cs3

第四章 數位類比轉換器的佈局

4.3.4 Current cell

OUT1 OUT2 Decoder circuit

VB2 VB1

圖 4.10 Current cell

4.3.5 Current matrix

圖 4.11 所示，Current matrix 經由 Thermometer code 來控制 Current cell 的開關順 序，以減少梯度誤差(Graded Error)與對稱誤差(Symmetrical Error)所造成的 INL 的誤差。

Thermometer code

圖 4.11 Current matrix

第四章 數位類比轉換器的佈局

4.3.6 DAC 佈局平面圖

圖 4.12 所示，為 DAC 的佈局平面圖，在佈局圖裡，為了避免數位訊號干擾 類比電流，所以在佈局的時候讓類比電流由中間流進 Current matrix 來偏壓，以 避免受到數位訊號的干擾。

類比電流源

圖 4.12 DAC 佈局平面圖

4.4 測試考量

ise/Fall time 量測 Settling time R

圖 4.13 Settling time Rise/Fall time 的量測圖

由於本論文的 DAC 是以 50Ω 負載做為模擬，所以我們可以由一個 Pattern Generator HP 16522A 產生 10bits 的輸入訊號到 DAC DUT，然後再由 Pulse Generator HP 8110A，提供一個 CLK 的訊號。而以 GPC-3030D 分別提供類比電壓與數位電 壓給 DAC DUT。所以從 HP 54542C oscilloscope 可以量測出 settling time、Rise/Fall time 和 glitch energy result。

第四章 數位類比轉換器的佈局

圖 4.14 量測 SFDR

頻譜分析中，以一個 Pattern Generator HP 8110A 提供 10bits 與 Pulse

Gener 的

在

atorHP 16522A 提供 CLK 的輸入訊號，經由 10 bits DAC 來測量出 DAC 輸出，由於此架構的 output 為 differential current ，所以我們選擇一個 differential to single ended 的 RF transformer，在由 Spetrum Analyzer HP 3589A 量測出

SFDR(Spurious free dynamic range)。

第五章 結論

本論文以TSMC 0.25μm 1P5M CMOS的製程技術來實現一個 10 位元輸入的 電流切換式數位類比轉換器。又為了達到高解析度，採取區段式數位類比轉換器 架構，以等效 8 位元的溫度計解碼器加上 2 位元的加權電流源式來結合成 10 位 元的數位類比轉換器，且它的工作時脈為 160MHz。並且利用Bandgap reference 來提供一個穩定的電壓源，使供應電流源產生對溫度不敏感的固定電流。在突波 方面，本論文以串接電晶體的方式阻隔類比開關之數位訊號貫穿至輸出。在電路 佈局方面，藉由開關的順序來改變以達到有效的降低INL的誤差，可達到IEEE 802.11a所需的規格。最後電路佈局的晶片面積佔據 1.73*1.2 mm²。

項目 數值

Power supply 2.5V

Process 0.25um 1P5M CMOS Resolution 10 bits

Conversion rate 160MHz LSB Size 4uA Full scale current 4.1mA Full-swing settling time 4.8ns

Rise/Fall time 1.6ns/1.6ns Power dissipation 45.3mW

Output load 50Ω Chip Size 1.73*1.2 mm² 表 5.1 數位類比轉換器預計達到的規格