(一)晶片中心_無線寬頻應用技術分項之 WiMAX 個人行動數位機關鍵技術 1.重要研發成果
研發成果名稱：矽晶數位電視調諧器(DTV RF tuner IC)技術
STC Broadcom Samsung Sharp Microtune Freescale
Year 2007 2007 2006 2006 2006 2005
Technology
0.13m CMOS
65nm
CMOS
0.18m CMOS
0.5m SiGe
0.35m SiGe
0.35m SiGe
Supply(V) 1.2V 1.2/2.5V 2.7V 2.8V 2.8V 2.7V
Power(mW) 114mW 140mW 190mW 184mW 340mW 240mW
power consumption 比較表 Chip area: 7.2mm2(2985×2420umm2)
經進入量產階段，預計於 98 年 Q1 量產上市。此技術並獲得工研院 FY97 傑出 研究金牌獎。
研發成果名稱：WiMAX ADC/DAC 技術
State of Art 10-b 100 MS/s ADC IP Provider
Process 130nm 65nm 90nm 90nm
VDD 1.2/3.3 V 1.2/2.5 V 3.3 V 1.2 V
Power 56 mW 37 mW 22 mW 15 mW
FOM 1.13 0.84 0.50 0.22
Analog Baseband IC
研發成果摘述
－領先國內完成利用 TSMC 90nm logic LP 製程開發出 1.2V 符合 mobile WiMAX 規格之 ADC/DAC IP，相對於國外廠商的產品亦擁有較低之功耗。此技術可協 助廠商降低在先進製程與低壓設計之開發成本，縮短開發的時程，並可與業界 WiMAX digital baseband 結合。
研發成果名稱：PAC Duo 異質三核多媒體晶片系統
IMU (I) DMU (D)
PACDSP (P)
ICE
BIU (B) HIU (H)
ED_mem_access ED_mem_access
Control Registers Control Registers
Control Registers
D
PACDSP V3XE
DSP I DSP2
ARM
DSP I DSP2
ARM
PAC Duo SoC PAC Duo FPGA
GIPS；其中內含 ARM 做為控制單元。同時採用新一代晶片匯流排溝通界面 (AMBA3 AXI)及內建 EMDMA(Enhanced Multimedia DMA)及 DDR2 memory controller，整體資料傳輸效能更可提高 60%。搭配完整開發環境和多元豐富之 應用軟體，使得產品差異化或客製化可更容易且快速完成。
－開發適用於多核心架構之 PACDSP，除將已商業化之 PACDSP V3.0 效能提升 30~40%外，同時建構 PACDSP DVFS (Dynamic Voltage and Frequency Scaling) 設計及控制機制，透過軟體可精確掌握功率消耗，其功率消耗更僅為 PACDSP V3.0 之 10%。
－完成國內第一個以 ESL(Electronic System Level)系統建立 PAC Duo 之虛擬平 台，其功能與實體平台一致，除能評估架構優劣外，並可做為先期軟體開發平 台，及驗證細部設計之正確性。
－完成開發 PAC Duo 嵌入式軟體技術，其中 H.264 decoding 執行效能較單一 DSP 提升 58%。同時完成世界第一個 Android 實體共通平台，並成功將其中多媒體 解碼連接至 PACDSP 執行。
研發成果名稱：台灣自有嵌入式雙核心處理器技術
AndESLive™
AndeSCore™
AndESLive™
AndeSCore™ PACPAC Cygwin/Linux Cygwin/Linux
Dual-Core IDE AndESLive™
AndeSCore™
AndESLive™
AndeSCore™ PACPAC Cygwin/Linux Cygwin/Linux
Dual-Core IDE
Architecture Design Debugging &
Verification
ESL 除錯驗證與架構設計
Audio Audio
Network
同步開發軟體。
2.技術活動與成果展現
參加於 97 年 6 月假台北世貿二館舉辦之「2008 WiMAX Expo」，總計約 200 個攤位 參與展示。展示內容區分為系統設備、晶片零組件、應用服務、測試認證等四大 展區。晶片中心以 Mobile WiMAX silicon IP solution 為主題，參與展出 WiMAX baseband FPGA demo、WiMAX RF & AD/DA、以及 PAC platform 與 Android Google map on Android platform 等；藉此廣宣本計畫可移轉之技術、IP 與 business model 等，期盼能與業界廠商創造進一步的合作機會，以帶動整體產業發展。
工研院晶片中心於 97 年 11 月 17 日假交大電資中心國際會議廳舉行「International Embedded Multi-Core Workshop－國際多核技術研討會」，共有 250 多位學業界相關 人員共襄盛舉；會中邀請國際大廠如 ARM、Toshiba (CELL-Venezia)、nVIDIA、
Google，以及學術研究單位如日本早稻田大學、中國科學院、台灣大學及 IMEC 等專家學者，分享多核技術研發經驗，並藉此進行技術交流，提供國內學業界發 展適合之多核心處理器系統。
在經濟部技術處指導之下，由晶片中心主辦、晶片系統國家型科技計畫辦公室協辦 的「2008 SoCTEC Workshop」，已於 97 年 10 月假新竹市國賓大飯店順利舉行。本 研討會特別邀請交通大學魏哲和教授、美國 nVidia 公司呂堅平博士、鈺程科技劉 明壽總經理發表專題演講，並就無線通訊、高效能處理器與平台、三維堆疊(3D) 晶片整合、晶片設計流程、電源管理等相關技術進行主題式簡報與討論。此外，
本活動另邀請策略合作廠商凌陽核心科技和晶心科技、清華大學資工系李政崑教 授研究團隊、NSoC 辦公室於技術展示區設置攤位，將其技術內容與成果介紹給與 會來賓；同時，晶片中心研發同仁以及學研學包合作學校共計 19 組團隊也受邀參 加技術論文展示。
SiP 電性/熱傳/應力整合設計成果發表於 IEEE 及 IMAPS 合辦之大型 ESTC 2008 研 討會，發表包括討論最佳化 SiP 應力分析模型之論文；「FEA Modeling and DOE Analysis for Design Optimization of 3D-WLP」；以及 SiP WiMAX 射頻模組整合設計 技術研究成果；「A Mobile WiMAX RF Front-end Module with Integrated Passive
更進一步整合，朝向 3D IC 與 3D SiP 的技術發展；本計畫將積極與國外學界教授 合作，包括著名之 GIT 之 PRC, UIUC, UCLA 等校。研究晶片設計、測試與 SiP 化 之設計聯結，以加速建構整合設計平台。
(二)晶片中心_晶片設計與驗證環境實驗室建構分項
1.建立 Power-aware Design Methodology，採用單一功率格式，整合分析、驗證及實現 平台，縮短設計流程往返時間。
2.建立 Multiple Mode/Multiple Corner (MM/MC)分析方式，以解決同 Power 模式以及同 時序限制的收斂問題，建立自動化分析環境，避免人為疏失，同時可加快分析時間 2~3 倍
3.發展超低電壓乘法器設計術；提出 Modify Pipline 架構，並縮短電路之關鍵路徑延遲 時間，在操作電壓為 0.5V 下，操作速度可達 320MHz，功率消耗 1.48mW，較傳統 操作電壓 1.2V 下之功率消耗可減少 5.7 倍。
4.完成溫度感測電路設計；採用數位式環型震盪器的架構當作溫度 Sensor，具有小面 積(0.062mm2)、低功率(1μW)、頻率與溫度較線性(0.17℃/bit)、易於整合至單晶片系 統電路內等之優點。此外數位式環型震盪器溫度感測器內採用抗 Power Supply Noise 較佳的元件電路，減少不必要的干擾以增加其準確性。
5.完成內建式抖動量測試技術，可將抖動量作適當之放大以提升測試解析度，並藉由 調整脈波移除率來達到寬頻抖動操作。再利用增益鎖定技術來維持抖動量放大倍 率，提高測試準確度。此測試技術將可廣泛應用在具有時脈訊號的系統架構中，並 取代昂貴的測試機台。
6.發展序列傳輸系統接收端之內建測試技術。此技術使用控制接收器中 XTalk Canceller Coefficients 來產生出具有不同抖動成分的訊號，藉以取代傳統測試時所需之 Bit Error
(Compensate Circuit)，使其輸入阻抗匹配達 50 ，將可同時兼顧 RF 電路特性與 ESD 防護能力。
9.建立高精準度頻率合成器之模擬模型及設計方法，本計劃提出高精準度頻率合成器 之架構模型與雜訊模型，提供高階電路設計使用。並以 TSMC 0.13um CMOS 製程 建立各子系統之電路設計與驗證。
10.完成 3432-10960MHz 頻率合成器電路設計、佈局、 Tape Out 與量測驗證，PLL 量 測後的結果如下：頻率合成器之諧波抑制量可達 42.86dB，相位雜訊在 1MHz offset 處可達-97.72dBc/Hz，跳頻時間可小於 7ns。
11.建立 11 bits 200MSPS Pipelined ADC Design Methodology，提出 11 bits 200MSPS Pipelined ADC 之功率消耗最佳化設計方法，與傳統設計相比可節省 40%的功率消 耗。
12.完成 11 bits 200MSPS Pipelined ADC 電路設計、佈局與 Tape Out 與量測驗證。以 TSMC 0.13um CMOS 製程完成電路設計與驗證。
13.提出超低電壓高速 8x8bit Multiplier，採用 PMOS 元件之基體端順向偏壓(PMOS Forward Body Bias)的技巧，並且重新配置管線式乘法器內暫存器的位置，及修改全 加器與暫存器電路架構來提升乘法器在超低電壓下操作的效能。
14.支援「無線感測網路關鍵技術發展計畫」、「寬頻無線通訊關鍵技術發展計畫」、
支援無線多媒體系統晶片關鍵技術發展計畫。
(三)資策會_數位家庭無線通訊技術發展計畫
1.無線位置感知服務技術為感知融合與行為辦識平台分項的重要產出之一。根據過去 在 802.15.4 定位技術的基礎上，將前端的位置資訊蒐集流程改變成為高省電模式的 運作演算，以延長 badge 電力的使用時間從數十小時至 1,680 小時左右（使用 1 顆 4 號電池），此外在系統端也設計了一個以無線感測資訊應用為主的感測資訊共通平台 架構，以利整合多元化的感測應用服務。
2.投入 ZigBee 網路通訊協定核心技術技術開發，與國外晶片大廠捷力半導體(Jennic) 策略合作，並在德國萊因的協助之下，於 97 年 10 月 23 日正式通過 ZigBee-2007
的定義其存取控告政策、以提高安全監控系統及保全業者在無線感測網路之附加價 值。
2.建立整合無線感測技術與網路傳輸技術的服務平台，提供即時感測訊息商業服務示 範應用。
3.授權 IC 設計公司整合無線感測網路處理機 IP 於其 SoC 產品上；亦可授權於系統 設計公司，開發 WSN 影像感測裝置，應用於居家安全與保全監控，或應用於 WSN 無線娛樂平台。
學界科專
(五)「前瞻高效能低耗能之雙處理器系統技術研發」
1.完成 VLIW DSP 編譯器最佳化、VLIW DSP 之系統軟體（編譯器、組譯器、連結器、
偵錯器、IDE 介面）及 VLIW DSP 之分散式暫存器配置編譯器研究。
2.完成 Evaluation of multi-core/multi-cluster architecture，並開發以 energy-efficient 為主 的 DSP 資料路徑（data path）的設計流程。
3.完成低功率消耗邏輯及記憶體電路設計，以及完成 DSP 與嵌入式記憶體 SoC 製程整 合實現。
4.完成設計 H.264 用之 Integer Motion Estimation 硬體架構、Motion Estimation 加速器 架構實現。
(六)晶片系統傳輸鏈之電路系統設計與驗證平台開發
1.完成適用於功率與雜訊分析平台之行為模擬驗證方法(for RTL simulation)。工研院系 統晶片科技中心自主開發 ECSM 的元件庫特徵化自動程式，產生 90nm、130nm 更 精準的標準元件庫 timing model。 研發 90 奈米之 I/O Cell Library，包含高低壓共 容界面電路設計與靜電放電防護設計。
2.以 CMOS 製程實現 10GS/s 的 conversion rate，是目前全世界使用 CMOS 製程中做到
OFDM 系統。
(九)后羿計畫-前瞻無線測試平台與技術
1.完成 Memory BIST for SRAM、完成一具有診斷資料壓縮之 BISD 設計與實現、完成 一具有診斷資料壓縮之 BISD 設計與實現、及已使用 FPGA 進行 BISR 電路之架構 模擬，內含通訊模組與 HOY Wrapper，可支援診斷與修復之需求。
2.完成第三版測試機系統原型機整合，並於 ITSW’08 及 DAC’08 公開展示發表。