編碼電路之設計

在討論分析編碼器電路的設計之前，必須要先知道的是比較器電路中 常見的metastability 現象。當比較器輸入的訊號與參考電壓差值很小時，使 得在很短的時間週期內，比較器輸出無法穩定平衡至有效的邏輯準位，在 Flash ADC 中就是指當輸入訊號非常靠近某個比較器對應的比較參考電 壓，使得該比較器無法判知正確的輸出邏輯準位，這將使得該比較器後級 所驅動的邏輯閘出現未知（unknown）的邏輯狀態，進而使編碼電路產生錯 誤的數位碼輸出。若編碼電路使用ROM 的形式設計，當發生 metastability 之時，可能會造成沒有任何1 條或是有超過 1 條的 ROM 選擇線（ROM lines）

被選取到，導致整個錯誤的數位輸出碼。

另一方面討論若是使用邏輯閘為基礎（logic gate based）的溫度計碼轉 二進碼編碼器（Thermometer-to-Binary Encoder）之情形，如圖 3.24 所示當 metastability 的問題發生於 4 位元溫度計碼轉二進碼編碼器，假設比較器輸 出 T8 發生 metastability 的現象，輸出呈現 unknown（X）的狀態，而根據

（3.26）式之 4 位元溫度計碼轉二進碼的布林函數（boolean function）可知 T8 的 unknown 狀態將導致整個 4 位元二進碼輸出（B[3:0]）的結果也都為 unknown 的狀態。因此可知使用 binary-code 的編碼器相當容易因為 metastability 的問題造成輸出產生兩個位元以上的錯誤輸出碼。

圖3. 24 Metastability 的問題發生於 4 位元溫度計碼轉二進碼編碼器之例子 Flash ADC 中另一種以邏輯閘為基礎且常用的編碼為溫度計碼轉格雷 碼（Thermometer-to-Gray Encoding）的方式。格雷碼（Gray code）的一個 重要特性就是其任意相鄰的兩個數碼之間只有一個位元不同，所以 Gray code 輸出的電路每個位元轉態的次數將會大幅的減少，以電路的觀點來看

4-bit Thermometer-to-Binary Boolean function

15

就是充放電（charge/discharge）的次數會降低，因開關切換所導致的雜訊或 是其他干擾就都可以變小許多。因此Gray code 的編解碼方式相當有利於高 速訊號的操作，常被應用於高速的系統當中。在 4 位元溫度計碼轉格雷碼 的編碼機制中，如圖 3.25 所示的例子，同樣假設當比較器輸出 T8 發生了 metastability，然後根據式（3.20）的 4 位元溫度計碼轉格雷碼的布林函數 可知，輸出結果將只有G3 一個位元是 unknown 的，且無論 metastability 發 生在哪個比較器上，只要只有一個metastability 發生，輸出的數位碼最多都 只會有一個位元受到影響。可知使用Gray code 的編碼器發生兩個以上錯誤 4-bit Thermometer-to-Gray Boolean function

15

組合而成，且都是使用全差動式的CML 邏輯電路作設計，因此對於每個反 相的訊號都不需要再經由額外的反相器來得到，使得電路佈局（Layout）

時也可以做到相當對稱的優點。此外為了使每條訊號路徑都能夠有相近的 邏輯閘延遲時間（gate delay），所以額外插入了一些 CML 的 buffer 來使每 條訊號路徑都具有相當的延遲時間。

T15b

G3

G2

G1

G0

T13 T11b T9 T7b T5 T3b T1 T14b T10 T6b T2 T12b T4 T8

圖3. 26 4 位元溫度計碼轉格雷碼（Thermometer-to-Gray）之編碼電路 使用Gray code 的編碼除了前述的諸多優點之外，Gray code 的編碼電 路也比binary-code 的編碼電路有較低的功率消耗，考慮式（3.26）的 binary encoding 布林函數，假設都使用兩輸入的邏輯閘來實現，那麼將需要 22 個 的邏輯閘數目（gate count）。反之相同以兩輸入的邏輯閘實現（3.27）式 Gray encoding 的布林函數，則變成只需要 11 個邏輯閘數目即可，因此 Gray encoding 相較於 binary encoding 只需約一半的硬體數量以及功率消耗，更 提升了Gray code 應用的競爭力。

第四章

電路模擬結果

前一章節對整個資料轉換器對（Data Converter Pair）的設計都作了詳 盡的分析與解說，本章節將顯示出此組10GS/s 4bits DAC&ADC 的 HSPICE 模擬結果，DAC 和 ADC 各別完整的模擬結果都將一一呈現在本章節中。

4.1 10GS/s 4-bit DAC 之模擬結果

4.1.1 DAC 靜態參數（Static Parameters）之模擬

首先模擬DAC 靜態參數的特性，對 DAC 輸入一個數位 Gray code 形式 的漸增ramp 訊號，且取樣頻率為 10GS/s 的 sinusoidal 訊號，差動輸出的結 果如圖4.1 所示。

圖4. 1 取樣率為 10GS/s 時 DAC 輸入 Gray code 形式之漸增 ramp 訊號 模擬之差動輸出波形

從圖4.1 的模擬結果中可看出 DAC 呈現良好的單調性（monotonicity）， 16 個類比電壓輸出準位都有正確的顯現出來，且每個輸出準位上明顯都沒 有受到取樣時脈饋入的干擾，表示電流源開關之上的疊接電晶體確實有效 發揮作用。而差動輸出的擺幅達到預期所設計的±400mV，反映出每個開關 疊接電流源電路產生的電流都被正確的設計在所想要的大小。由此模擬結 果計算DAC 的 DNL 與 INL，結果顯示在圖 4.2 中，DNL 的變化約在-0.011 到0.003LSB 之間，INL 則介於-0.014 與 0.006LSB 之間，DNL 與 INL 都相 當的小，指示出DAC 本身具備良好的線性度。

0 5 10 15

-0.02 0 0.02

DAC

CODE

DNL (LSB)

0 5 10 15

-0.02 0 0.02

CODE

INL (LSB)

圖4. 2 DAC 模擬之 DNL 與 INL（取樣率為 10GS/s）

4.1.2 DAC 動態參數（Dynamic Parameters）之模擬

動態參數方面的模擬，對 DAC 輸入一個數位約 1.47GHz 的 sinusoidal 訊號，且取樣頻率為 10GS/s，得到同頻率的類比差動輸出訊號如圖 4.3 所 示，圖中顯示擺幅的大小仍然可達±400mV 的程度，將此時域波形取樣 1024 點並經由 FFT 轉換得到頻譜如圖 4.4 的結果（1024-point FFT）。從該頻譜 圖中計算動態參數可得：SNR 為 27.48 dB、SNDR 為 26.71 dB，對應可達 到4bits 程度的 ENOB 且 SFDR 高達 34.63 dBc，其中 SNDR 的結果超出式

（2.13）所定義的理論最大值，可能的原因是由於模擬環境中低估了可能產

生的noise 或其他干擾因素。

圖4. 3 取樣率為 10GS/s 時 輸入數位約 1.47GHz 之 sinusoidal 訊號 模擬之DAC 差動輸出時域波形

0 1 2 3 4 5

-70 -60 -50 -40 -30 -20 -10 0

Frequency(GHz)

Power Spectral Density (dBFS/bin)

圖4. 4 取樣率為 10GS/s 時 輸入 1.4257GHz 之 sinusoidal 訊號 模擬之DAC 輸出訊號的頻譜

圖 4.5 為取樣頻率在 10GS/s 下，各種不同輸入訊號頻率對動態參數變 化的關係圖，由此圖的模擬結果可知，SNDR 的曲線在 DC 到 5GHz 的頻率 範圍內都沒有下降超過 3 dB 的程度，可知 DAC 的 ERBW 達到 nyquist

Fin = 1.47GHz @ 10GS/s SNR = 27.48 dB

SNDR = 26.71 dB SFDR = 34.63 dBc ENOB = 4.0 bits

Differential output swing = ±400mV

frequency 的 5GHz，另外由於開關疊接電流源的高輸出阻抗，使得 SFDR 的響應在5GHz 頻寬以內也幾乎都有超過 30 dBc 的水準，這些動態參數的 模擬結果顯示出DAC 的效能幾乎相當接近理想的情況。

1 2 3 4 5

0 5 10 15 20 25 30 35 40

Input Frequency (GHz)

dB/dBc

Dynamic Parameters vs. Fin of the DAC

SNR SNDR SFDR

圖4. 5 取樣率為 10GS/s 時 DAC 模擬之各種輸入頻率與動態參數的關係

1 2 3 4 5

-5 -4 -3 -2 -1 0 1

Input Frequency (GHz)

Signal-tone Power (dBFS)

Signal-tone Power vs. Fin of the DAC

圖4. 6 取樣率為 10GS/s 時 DAC 模擬之各種輸入頻率與 輸出訊號功率（Signal-tone）之關係（in dBFS）

圖4.6 為 DAC 在各種不同輸入訊號頻率時，輸出訊號主 tone 功率大小 的變化，其中功率大小是以正規化的dBFS（dB Full-Scale）來表示；可看 出DAC 輸出的主訊號（主 tone）功率很明顯的隨輸入訊號頻率的增加而遞 減，這將是高頻輸入訊號時，DAC 動態參數降低的主要原因之一，此現象 的探討將在第五章有詳盡的解說。

4.1.3 DAC 眼圖（Eye Diagram）之模擬

由於整個串列式連結的收發器（serial link transceiver）中，傳輸端是透 過DAC 將輸入的數位訊號做多位準（multi-level）的調變，為了模擬 DAC 更貼近真實情況下的操作，我們對DAC 輸入一連串 PRBS（Pseudo Random Bit Sequence）的隨機訊號，將 DAC 的輸出進行疊眼圖（Eye Diagram）的 模擬，且取樣頻率為10GS/s，模擬結果如圖 4.7 所示。由於 DAC 的解析度 為4bits，可產生 16 種不同準位的類比電壓，Eye Diagram 的結果可看出 16 個位階的眼都很清楚地張開，如此16 個位階的調變可適用於 16-PAM 的傳 輸系統，每個symbol 可傳遞 4bits 的訊息，即 Buad rate = 4，也就是可達到 的最大傳輸資料量將可大幅提升為原先的4 倍。

圖4. 7 取樣率為 10GS/s 時 DAC 模擬之眼圖（Eye Diagram）

4.1.4 DAC 功率消耗之模擬

DAC 中數位電路部份及類比電路部份模擬之平均功率消耗結果顯示在 表 4.1 中，為 1V 的供應電壓大小且取樣時脈訊號為 10GS/s 所獲得的模擬 結果。數位電路共消耗約 91.2mW 的功率，包含用來使輸入側及輸出側數 位訊號同步的CML Latch，以及由 CML 邏輯電路組成的 Decoder 和用來推 動Decoder 的 CML buffer，此外數個用作 Wave-pipelining 的 clock buffer 也 使用數位部份的電源；類比電路部份則主要只有 15 個開關疊接電流源

（SCCS），共消耗約 17mW 的功率。

表4. 1 DAC 數位及類比部份電路模擬之各別功率消耗比較表

Power Domain Functional

Blocks

Power Consumption (mW) @ 1V supply

voltage & 10GS/s

Digital Part

„ (CML Latch) ×19

„ (Driving CML Buffer) ×4

„ (CML based Decoder) ×1

„ (Wave-pipelining clock buffers) ×1

91.2

Analog Part

„ (Switched Cascode Current Source) ×15

„ (Bias Circuit) ×2

17.0

Total Power Consumption (mW)

@ 1V supply voltage & 10GS/s

108.2

4.2 10GS/s 4-bit ADC 之模擬結果

4.2.1 ADC 靜態參數（Static Parameters）之模擬

對 ADC 輸入一個低速 25V/μs 的漸增斜坡（ramp）訊號，且取樣頻率

（sampling frequency）為 10GS/s 的弦波（sinusoidal）訊號，得到的 4-bit Gray code 差動（differential）輸出訊號如圖 4.8 所示。

圖4. 8 取樣率為 10GS/s 時 ADC 輸入 25V/μs 的 ramp 訊號 模擬之4 位元 Gray code 輸出

從圖 4.8 的模擬結果中可以清楚的看出 AD 的轉換都沒有任何的缺碼

（missing code），且由模擬結果計算出ADC 的 DNL 和 INL，如圖 4.9 所示，

DNL 的變化為-0.010 到 0.009LSB，INL 則為-0.0067 到 0.0057LSB 之間，可 以看出DNL 與 INL 都相當的小，遠小於 1 個 LSB，顯示我們所設計之 ADC 本身具備良好的線性特性。

0 5 10 15

-0.02 0 0.02

ADC

CODE

DNL (LSB)

0 5 10 15

-0.02 0 0.02

CODE

INL (LSB)

圖4. 9 ADC 模擬之 DNL 與 INL（取樣率為 10GS/s）

G3

G2

G1

G0

4.2.2 ADC 動態參數（Dynamic Parameters）之模擬

動態參數的模擬中，我們對 ADC 輸入一個約 1.4257GHz 的 sinusoidal 訊號，而取樣頻率為10GS/s，將模擬後 ADC 輸出的數位訊號作 FFT（Fast Fourier Transform），得到頻譜上的結果，如圖 4.10 所示，其中取樣點數為 512 點（512-point FFT）。從此頻譜可計算出在此輸入訊號頻率下的動態參 數結果：SNR 為 25.82 dB、SNDR 為 24.97 dB，計算得 ENOB 可達 3.86 bits 且SFDR 則為 32.47 dBc。

進一步改變輸入訊號的頻率，模擬在10GS/s 的高速取樣情況下，輸入 訊號頻率對各種動態參數變化的關係圖，如圖4.11 所示，觀察 SNDR 的曲 線，顯示當輸入訊號頻率超過3GHz 時 SNDR 下降的幅度約達 3 dB 左右，

也就是ADC 的 ERBW 在 3GHz ~ 3.5GHz 之間，而 SNR 的曲線表現得較為 平坦，一直到當輸入訊號頻率超過4.5GHz 時，下降的幅度才超過了 3 dB；

而 SFDR 的曲線主要是受到三階諧波失真的影響，且當輸入頻率越高，影 響越明顯。

0 1 2 3 4 5

-70 -60 -50 -40 -30 -20 -10 0

Frequency(GHz)

Power Spectral Density (dBFS/bin)

圖4. 10 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 模擬之ADC 輸出訊號的頻譜

Fin = 1.4257GHz @ 10GS/s SNR = 25.82 dB

SNDR = 24.97 dB SFDR = 32.47 dBc ENOB = 3.86 bits

1 2 3 4 5 0

5 10 15 20 25 30 35 40

Input Frequency (GHz)

dB/dBc

Dynamic Parameters vs. Fin of the ADC

SNR SNDR SFDR

圖4. 11 取樣率為 10GS/s 時 ADC 模擬之各種輸入頻率與動態參數的關係

4.2.3 ADC 功率消耗之模擬

表 4.2 列出了 ADC 類比與數位電路部份在供應電壓源為 1V 且取樣時 脈訊號在 10GS/s 時所模擬的平均功率消耗，類比電路的部分主要包含 15

表 4.2 列出了 ADC 類比與數位電路部份在供應電壓源為 1V 且取樣時 脈訊號在 10GS/s 時所模擬的平均功率消耗，類比電路的部分主要包含 15

在文檔中 以90奈米CMOS製程設計一應用於前瞻串列式連結收發機之超高速資料轉換器對 (頁 81-0)