以90奈米CMOS製程設計一應用於前瞻串列式連結收發機之超高速資料轉換器對

國立交通大學

電機與控制工程學系

碩士論文

以

90 奈米 CMOS 製程設計一應用於

前瞻串列式連結收發機

之超高速資料轉換器對

Design of a Very High Speed

Data Converter Pair in 90nm CMOS Process

for Advanced Serial Link Transceivers

研 究 生：陳永順

指導教授：洪浩喬 教授

以

90 奈米 CMOS 製程設計一應用於

前瞻串列式連結收發機之超高速資料轉換器對

Design of a Very High Speed

Data Converter Pair in 90nm CMOS Process

for Advanced Serial Link Transceivers

研 究 生：陳永順 Student：Yung-Shun Chen 指導教授：洪浩喬 Advisor：Hao-Chiao Hong 國 立 交 通 大 學 電 機 學 院 電 機 與 控 制 工 程 學 系 碩 士 論 文 A Thesis

Submitted to Department of Electrical and Control Engineering College of Electrical Engineering

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical and Control Engineering September 2008

Hsinchu, Taiwan, R.O.C

以

90 奈米 CMOS 製程設計一應用於

前瞻串列式連結收發機之超高速資料轉換器對

研究生：陳永順 指導教授：洪浩喬 博士 國立交通大學 電機與控制工程學系碩士班 摘 要 本論文提出一組以聯電90nm CMOS Mixed-Mode 製程設計製作之應用 於前瞻串列式連結傳輸系統收發機之超高速資料轉換器對。該數位類比與類 比數位轉換器之規格皆為每秒一百億次取樣率、四位元解析度。數位類比轉 換器為電流導向的架構，且使用操作速度較快之電流式邏輯電路作為核心數 位電路的設計。此種電流式邏輯除了適用於低電壓的操作環境之外，也可達 到非常高速的切換能力並降低高速轉換中電源的抖動量。而其中較關鍵性的 元件－開關輸出電流源使用疊接電流源電路，以提供在高頻時較高的輸出阻 抗，使高頻操作的特性可以更好。另一方面，我們使用快閃式的架構來實現 超高速類比數位轉換器。透過串接多級具備主動式負回授技術的前置放大器 使比較器陣列具有超寬頻，與低功率的特點。而數位電路部份相同也採用電 流式邏輯電路作設計。為了解決高速資料轉換器測試上的困難，我們加入一 組可測試性電路並提供兩種測試模式，使實驗晶片可以進行全速運作下的動 態參數以及眼圖的量測。晶片量測結果顯示，在全速運作的測試模式下，輸 入一1.111GHz 的弦波訊號，可得 27.0 dB 的訊號雜訊比以及 25.9 dB 的訊號 雜訊失真比，對應到四位元的有效位元數。眼圖量測結果顯示此設計能提供 達到每秒一百億位元的資料傳輸速率。在1V 供應電源下，整個測試晶片共 消耗約322.8 mW 之功率。

II

Design of a Very High Speed

Data Converter Pair in 90nm CMOS Process

for Advanced Serial Link Transceivers

Student：Yung-Shun Chen Advisor：Dr. Hao-Chiao Hong Department of Electrical and Control Engineering

National Chiao Tung University Abstract

This thesis presents a very high speed data converter pair in UMC 90nm CMOS Mixed-Mode technology for the design of the transceivers of advanced serial links. The digital-to-analog (DAC) and the analog-to-digital (ADC) converters achieve a 10GS/s sampling rate and 4-bit resolution. The DAC uses the current-steering architecture. The digital circuitry is implemented with the current mode logic (CML) gates which have faster switching. The CML gates not only have less gate delays, but also are suitable for low voltage operation. In addition, they alleviate the issue of severe power-ground bouncing. We also applied the switched cascode current source (SCCS) to provide a higher output impedance at higher frequencies. The proposed ADC is a flash type ADC. The very wide bandwidth and low power comparators were realized by cascading multi-stage active negative feedback pre-amplifiers. To address the difficulty of testing the data converters at the rated 10GS/s, we added the design-for-testability (DfT) circuitry which provides two test modes including the at-speed test mode and the eye diagram mode. The measurement results of the test chip show that the data converter pair achieves an SNR of 27.0 dB and an SNDR of 25.9 dB with the 1.111GHz sinusoidal inputs in the at-speed test mode. It corresponds to an ENOB of 4.0 bits. The measured eye diagrams show that the

data converter pair can provide a data rate up to 10Gbps. The test chip including the DfT circuitry consumes 322.8 mW from a 1V supply.

誌 謝

能夠順利完成碩士論文，我由衷地感謝我的指導教授 洪浩喬 博士。在這兩 年多的研究生活中，老師所帶給我的不僅是研究課題上的訓練以及專業知識上的 指導，更有意義的是從老師言行上可以學到的獨立思考、實事求是以及面對問題 努力不懈的精神，這一切著實都讓我有切身的體悟並且受益良多。在人生的這一 站，很慶幸也很榮幸能遇到洪老師，老師帶給我的影響，是十足深刻且深遠的。 感謝蘇教授、李教授以及黃教授百忙之中抽空擔任我的口試委員，同時指出 學生論文中的缺失，讓學生可以再多加思考，並使論文內容可以更趨完善。 感謝實驗室博士班的聖泉學長在研究上提供的一些寶貴意見與建議，同時也 感謝諸多已畢業的學長：鼎鈞（Danny）、孟軒（Steven）、國銘（Kevin）、振綱（Vincent） 以及榮洲（Allen）等等，謝謝你們，將寶貴的經驗與專業知識傳承於實驗室的學 弟我們。尤其感謝提攜過我的振綱學長，因為你不厭其煩的對我要求，使我可以 學得更多。而時常協助幫忙我的學弟韋傑（Jeff），更是要謝謝你，多虧你適時的 幫助，讓我得以如期完成我的晶片。還要感謝實驗室的同窗：宗殷（Azure）與勇 成（Cloud），因為你們的陪伴，讓碩一煩雜的修課作業與考試生活增添了許多樂 趣。至於其他學弟：明達（Miller）與紹峰（Stanley），感謝你們在日常生活的互 相協助與研究討論，讓實驗室有良好的研究氣氛與更多的歡笑聲。在 901 實驗室 的八百多天個日子裡，能和你們在一起真的很開心。 另外，也感謝時常與我相互勉勵的舊識志文，特別是在趕論文的這段期間內 所给予我生活上的協助。 最後，也是最重要的，感謝我的最親愛的家人，我的父母及哥哥，感謝你們 無時無刻作為我最好的後盾並不斷的支持我，讓我可以無後顧之憂的完成學業。 謹以此論文獻給大家，感謝各位對我的幫助。 陳永順 謹識 中華民國九十七年九月 新竹

目錄

中文摘要 ... I 英文摘要 ... II 誌謝 ... IV 目錄 ...V 圖目錄 ... VIII 表目錄 ...XII 第一章 緒論 ...1 1.1 研究背景 ...1 1.2 研究動機與目的 ...2 1.3 論文章節組織 ...6 第二章 資料轉換器對 ADC 與 DAC 之基本原理及架構...7 2.1 資料轉換器（Data Converter）的基本操作原理...7

2.1.1 類比數位轉換器（Analog-to-Digital Converter, ADC）...8

2.1.2 數位類比轉換器（Digital-to-Analog Converter, DAC）...10

2.2 資料轉換器的效能參數介紹[18][19][20][21][22]...11 2.2.1 靜態參數（Static Parameters）...12 2.2.1.1 準確性（Accuracy） ...12 2.2.1.2 解析度（Resolution） ...12 2.2.1.3 偏移誤差（Offset Error） ...13 2.2.1.4 增益誤差（Gain Error）...13 2.2.1.5 差分非線性誤差（Differential Non-Linearity, DNL） ...14

2.2.1.6 累積非線性誤差（Integral Non-Linearity, INL）...16

2.2.1.7 缺碼及單調性（Missing Code & Monotonicity） ...17

2.2.2 動態參數（Dynamic Parameters） ...18

2.2.2.1 量化雜訊（Quantization Noise）...19

2.2.2.2 訊號對雜訊比（Signal-to-Noise Ratio, SNR）...21

2.2.2.3 訊號對雜訊失真比 （Signal-to-Noise and Distortion Ratio, SNDR） ...23

2.2.2.4 有效位元數（Effective Number Of Bits, ENOB） ...23

2.2.2.5 總諧波失真（Total Harmonic Distortion, THD） ...24 2.2.2.6 無假訊號動態範圍

（Spurious-Free Dynamic Range, SFDR） ...24

2.2.2.7 有效解析度頻寬 （Effective Resolution Bamdwidth, ERBW）...25

2.2.2.8 動態範圍（Dynamic Range, DR） ...26 2.3 ADC 及 DAC 各種架構簡介 ...27 2.3.1 ADC 之各種架構 ...27 2.3.2 DAC 之各種架構 ...30 第三章 應用於前瞻串列式連結之超高速資料轉換器對之設計 ... 33 3.1 10GS/s 4-bit 數位類比轉換器（DAC）之設計 ...33

3.1.1 電流式邏輯（Current Mode Logic, CML）電路 ...35

3.1.2 數位電路之設計...38 3.1.3 輸出電流源之設計...39 3.2 10GS/s 4-bit 類比數位轉換器（ADC）之設計 ...44 3.2.1 分壓電阻串（Resistor Ladder） ...45 3.2.2 比較器電路之設計...47 3.2.2.1 多級串接放大器的設計考量...47 3.2.2.2 Gilbert-Cell ...53 3.2.2.3 主動式負回授之前置放大器 （Active negative feedback Pre-Amplifier）...55

3.2.2.4 完整比較器電路之設計...60

3.2.2.5 多級串接放大器 Slew-rate 之設計考量 ...64

3.2.3 泡沫錯誤更正電路（Bubble Errors Correction）...64

3.2.4 編碼電路之設計...67

第四章 電路模擬結果 ... 71

4.1 10GS/s 4-bit DAC 之模擬結果 ...71

4.1.1 DAC 靜態參數（Static Parameters）之模擬 ...71

4.1.2 DAC 動態參數（Dynamic Parameters）之模擬...72

4.1.3 DAC 眼圖（Eye Diagram）之模擬 ...75

4.1.4 DAC 功率消耗之模擬 ...76

4.2 10GS/s 4-bit ADC 之模擬結果...76

4.2.1 ADC 靜態參數（Static Parameters）之模擬 ...76

4.2.2 ADC 動態參數（Dynamic Parameters）之模擬...78

4.2.3 ADC 功率消耗之模擬 ...79

第五章 晶片可測試性設計、模擬與佈局 ... 81

5.1 可測試性設計（Design-for-Testability, DfT） ...81

5.1.2 測試模式 B（The Test Mode B） ...84

5.1.3 DfT 測試方式之驗證（Verification of the DfT concept）...85

5.2 各種測試模式下之模擬結果 ...86

5.2.1 測試模式 A（Test Mode A）之模擬結果 ...86

5.2.2 DAC 之 Zero-Order Hold（ZOH）效應[50][51] ...89

5.2.3 測試模式 B（Test Mode B）之模擬結果 ...96 5.2.4 測試晶片功率消耗之模擬...97 5.3 測試晶片之佈局（Layout）...98 第六章 實驗晶片量測結果 ... 101 6.1 實體晶片顯微照（Chip Micrograph）...101 6.2 晶片實驗測試板及測量環境設定 ...102 6.3 靜態參數（Static Parameters）量測結果 ...104 6.4 動態參數（Dynamic Parameters）量測結果...105 6.4.1 取樣時脈訊號頻率對各種動態參數 （Clock Frequency vs. Dynamic Parameters） ...105

6.4.2 輸入訊號頻率對各種動態參數 （Input Frequency vs. Dynamic Parameters） ...106

6.5 眼圖（Eye Diagram）之量測 ...114

6.6 功率消耗 ...117

6.7 量測結果總結與比較 ...117

第七章 結論與未來展望 ... 121

圖目錄

圖1. 1 串列連結（Serial Link）傳輸系統示意方塊圖 ...4

圖2. 1 類比訊號與數位訊號介面示意圖[17]...8

圖2. 2 理想之三位元 ADC 輸入輸出轉換特性曲線...9

圖2. 3 理想之三位元 DAC 輸入輸出轉換特性曲線...11

圖2. 4 ADC 與 DAC 之偏移誤差（Offset Error）示意圖 ...13

圖2. 5 增益誤差（Gain Error）示意圖 ...14

圖2. 6 ADC 與 DAC 之差分非線性誤差（DNL）示意圖 ...15

圖2. 7 ADC 與 DAC 之累積非線性誤差（INL）示意圖...16

圖2. 8 ADC/DAC 缺碼（Missing code）與單調性（Montonicity）示意圖 ..18

圖2. 9 ADC 之量化雜訊（Quantization Noise） ...20

圖2. 10 鋸齒波（sawtooth）訊號...21 圖2. 11 非理想之 6 位元 ADC 輸出訊號頻譜...22 圖2. 12 動態範圍（DR）示意圖...26 圖2. 13 各種常見 ADC 的架構與取樣速度之關係...28 圖2. 14 基本 Flash ADC 之架構 ...29 圖2. 15 溫度計碼式 Current-Steering（Unary Current-Steering）示意圖...32 圖3. 1 超高速 10GS/s 4-bit 數位類比轉換器（DAC）之方塊圖 ...34

圖3. 2 基本電流式邏輯（Current Mode Logic, CML）電路之結構...36

圖3. 3 各種常見之 CML 電路...37

圖3. 4 電源擾動（power/ground bounce）經由寄生電感對電路產生之影響 .. ...38

圖3. 5 (a)一般簡單之開關電流源與輸出阻抗 (b) 輸出阻抗之頻率響應 ...40

圖3. 6 開關疊接電流源（Switched Cascode Current Source, SCCS）電路...42

圖3. 7 開關疊接電流源輸出阻抗之頻率響應 ...43 圖3. 8 開關疊接電流源電路陣列（SCCS Array） ...43 圖3. 9 超高速 10GS/s 4-bit 類比數位轉換器（ADC）之方塊圖 ...44 圖3. 10 變動的輸入訊號經差動對之寄生電容耦合（couple）至分壓電阻串 ...46 圖3. 11 模擬之 GBWS與 Power 對 N 的關係圖（對 N = 2 做正規化） ...51 圖3. 12 N = 4 時對應至所需之 GBWS約為17GHz...52 圖3. 13 輸入級比較器電路（Gilbert-Cell）[40][41][42]...53

圖3. 14 主動式負回授（Active negative feedback）之前置放大器[34]...56

圖3. 15 主動式負回授放大器之等效架構[34]...57

圖3. 16 一般傳統二階放大器之等效架構 ...60

圖3. 17 包含多級串接放大器之完整比較器電路（Comparator slice）...61

圖3. 18 CML Latch 電路...62

模擬之頻率響應圖...63

圖3. 20 完整比較器電路（Comparator slice）之頻率響應模擬結果...63

圖3. 21 泡沫錯誤示意圖以及 ROM 編碼形式消除泡沫錯誤的邏輯電路 ....65

圖3. 22 因 offset 和 timing mismatch 發生的泡沫錯誤（Bubble error）[49] .... ...66 圖3. 23 使用 CML OR Array 消除可能發生的一階泡沫錯誤 ...67 圖3. 24 Metastability 的問題發生於 4 位元溫度計碼轉二進碼編碼器之例子.. ...68 圖3. 25 Metastability 的問題發生於 4 位元溫度計碼轉格雷碼編碼器之例子.. ...69 圖3. 26 4 位元溫度計碼轉格雷碼（Thermometer-to-Gray）之編碼電路...70

圖4. 1 取樣率為 10GS/s 時 DAC 輸入 Gray code 形式之漸增 ramp 訊號 模 擬之差動輸出波形...71 圖4. 2 DAC 模擬之 DNL 與 INL（取樣率為 10GS/s） ...72 圖4. 3 取樣率為 10GS/s 時 輸入數位約 1.47GHz 之 sinusoidal 訊號 模擬之 DAC 差動輸出時域波形 ...73 圖4. 4 取樣率為 10GS/s 時 輸入 1.4257GHz 之 sinusoidal 訊號 模擬之 DAC 輸出訊號的頻譜...73 圖4. 5 取樣率為 10GS/s 時 DAC 模擬之各種輸入頻率與動態參數的關係.... ...74 圖4. 6 取樣率為 10GS/s 時 DAC 模擬之各種輸入頻率與 輸出訊號功率 （Signal-tone）之關係（in dBFS） ...74

圖4. 7 取樣率為 10GS/s 時 DAC 模擬之眼圖（Eye Diagram）...75

圖4. 8 取樣率為 10GS/s 時 ADC 輸入 25V/μs 的 ramp 訊號 模擬之 4 位元 Gray code 輸出 ...77 圖4. 9 ADC 模擬之 DNL 與 INL（取樣率為 10GS/s） ...77 圖4. 10 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 模擬之 ADC 輸出訊號的頻譜...78 圖4. 11 取樣率為 10GS/s 時 ADC 模擬之各種輸入頻率與動態參數的關係 ...79 圖5. 1 可測試性設計（Design-for-Testability, DfT）之電路 ...82 圖5. 2 測試模式 A－Cascade Mode...83 圖5. 3 測試模式 B－Shuffle Mode...84 圖5. 4 理想與實際設計之 4bits DAC 動態參數對輸入訊號頻率之模擬...85 圖5. 5 測試模式 A 中模擬之 ADC-DAC 輸入輸出轉換特性曲線 ...87 圖5. 6 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 測試模式 A 時 模擬之輸出波形...87 圖5. 7 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 測試模式 A 時 模擬所得之輸出訊號頻譜...88 圖5. 8 測試模式 A 時 模擬之各種輸入訊號頻率與動態參數的關係 ...88

圖5. 9 Zero-Order Hold（ZOH）之訊號波形例子...90

圖5. 10 取樣率為 10GS/s 之 ZOH 頻率響應（振幅響應）圖 ...91

圖5. 11 (a)10GS/s DAC 頻率響應之振幅響應圖（in dB） (b) Zoomed in 10GHz ...92

圖5. 12 10GS/s DAC 之 Signal-tone Power 與 ZOH 振幅響應之頻率響應比較 ...92

圖5. 13 (a) 10GS/s 之 Anti-SINC 頻率響應之振幅響應圖 (b) Zoomed in 10GHz ...93 圖5. 14 測試模式 A 時 輸入訊號頻率對 SNDR/SFDR ZOH 效應補償前後之 比較...94 圖5. 15 測試模式 A 時 輸入訊號頻率對 SNR ZOH 效應補償前後之比較 ... ...94 圖5. 16 測試模式 A 經 ZOH 效應補償後與單獨 ADC 之 SNDR/SFDR 對輸 入訊號頻率關係之比較...95 圖5. 17 測試模式 A 經 ZOH 效應補償後與單獨 ADC 之 SNR 對輸入訊號頻 率關係之比較...96 圖5. 18 測試模式 B 中 取樣率 10GS/s 時 輸出眼圖（Eye Diagram）之模擬 ...97 圖5. 19 測試晶片（test chip）之佈局圖（Layout） ...98 圖5. 20 ADC 與 DAC 核心之佈局...99 圖5. 21 三明治（sandwich）電容之結構 ...100 圖6. 1 實驗晶片顯微照片（Chip Micrograph）...101 圖6. 2 晶片實驗測試板 ...102 圖6. 3 晶片測試環境設定（Measurement Setup） ...103 圖6. 4 測試模式 A 中量測之輸入輸出轉換特性曲線 ...104

圖6. 5 測量之 DAC 與 ADC 之 DNL&INL ...105

圖6. 6 測量之不同取樣訊號頻率與各動態參數的關係 ...106 圖6. 7 測量之不同輸入訊號頻率與各種動態參數之關係（@ 10GS/s）...107 圖6. 8 輸入 1.111GHz 之 sinusodial 訊號且取樣率為 10GS/s 時 測得之頻譜. ...107 圖6. 9 輸入 1.111GHz 之 sinusodial 訊號且取樣率為 10GS/s 時 測得之波形. ...108 圖6. 10 將圖 6.8 之頻譜結果作 ZOH 效應補償後所得之頻譜...108 圖6. 11 測量之不同輸入訊號頻率對 SNDR/SFDR 參數 ZOH 效應補償前後 之比較（@ 10GS/s） ...110 圖6. 12 測量之不同輸入訊號頻率對 SNR 參數 ZOH 效應補償前後之比較 （@ 10GS/s）...110 圖6. 13 測量之不同輸入訊號頻率與各種動態參數之關係（@ 12GS/s）... ...111 圖6. 14 輸入 1.33GHz 之 sinusodial 訊號且取樣率為 12GS/s 時 測得之頻譜. ...112

圖6. 15 測量之不同輸入訊號頻率對 SNDR/SFDR 參數 ZOH 效應補償前後 之比較（@ 12GS/s） ...113

圖6. 16 測量之不同輸入訊號頻率對 SNR 參數 ZOH 效應補償前後之比較

（@ 12GS/s）...113

圖6. 17 1GHz（1Gbps）之 clock rate 下測得之 Eye Diagram（Data rate =4Gbps）

...115

圖6. 18 1.25GHz（1.25Gbps）之 clock rate 下測得之 Eye Diagram （Data rate

=5Gbps）...115

圖6. 19 2GHz（2Gbps）之 clock rate 下測得之 Eye Diagram（Data rate =8Gbps）

...116

圖6. 20 2.5GHz（2.5Gbps）之 clock rate 下測得之 Eye Diagram （Data rate

表目錄

表1. 1 ADC 與 DAC 之規格...5 表2. 1 依解析度與取樣率區分 ADC 之種類[18] ...28 表2. 2 以調變形式區分 DAC 之種類...30 表3. 1 一階及二階電路轉移函數之比較 ...48 表4. 1 DAC 數位及類比部份電路模擬之各別功率消耗比較表...76 表4. 2 ADC 類比及數位部份電路模擬之各別功率消耗比較表...80 表5. 1 模擬之各部份電路功率消耗表 ...97 表6. 1 測試晶片之功率消耗比較表 ...117 表6. 2 Performance Summary ...118

表6. 3 Benchmark of the DAC ...119

第一章

緒 論

1.1 研究背景

高速介面電路在現今被廣泛的應用在各種通訊傳輸系統中，尤其在現 今電腦系統的高度普及和運算處理速度已到了每秒數十億（GHz）的情況 下，伴隨而來的是資料傳輸量的大幅增加，面對此一趨勢，提升資料傳輸

率 （data rate ） 的 需 求 顯 得 更 為 迫 切 。 在 高 速 有 線 通 訊 （ Wireline

communication）傳輸系統中，以往盛行的並列式匯流排（Parallel Bus）已 逐漸被串列式匯流排（Serial Bus）所取代，透過各種通訊調變的機制應用 實現在串列連結（Serial Link）傳輸的系統上，可達到甚至超越原本並列傳 輸系統提供的最大資料傳輸率，此外串列式傳輸可降低硬體設計及繞線的 複雜度，且增進系統的功率消耗效率，使每一瓦特（Watts）的功率能提供 更高的資料傳輸量 [1]。最為人熟知的例子就是目前個人電腦（PC）中所 具備大量的通用序列匯流排（USB；Univeral Serial BUS）[2]連接埠，從一

開始USB 1.1 的 12Mbps 到現在 USB 2.0 所規範的 480Mbps，演變之間傳輸

速度足足成長了有 40 倍之多，未來 USB 3.0 預計將可達到 4.8Gbps

（600MB/s）的驚人傳輸速率。另外幾個顯著的例子是個人電腦中儲存系統

裝置介面的 Serial-ATA[3]以及使用低壓差動訊號（LVDS；Low Voltage

Differential Singaling）的匯流排介面的 PCI-Express[4]標準，兩者也都是透 過串列方式以點對點（Point-to-Point）的形式來進行訊號的傳輸，避免頻寬 共享而造成的傳輸資料率降低。

在未來運算平台的系統中可以預見的是晶片與晶片之間的通訊連線架 構都不斷的要求介面電路可以提供更快的傳輸率，解決系統傳輸鏈結層的 瓶頸，以因應高度整合下系統晶片（SoC；System on Chip）時代的來臨。 因此高速的I/O 單元等介面電路便成為其中的關鍵。

1.2 研究動機與目的

數位通訊系統中串列傳輸的機制裡，若不將訊號經過特別處理，就是 將訊號以位元流（bit stream）的方式直接傳輸，即只傳送兩種邏輯準位的 訊號，邏輯“0＂或邏輯“1＂，當資料量日趨龐大時，就必須靠提升傳輸 率來縮短傳輸時間，然而當系統的傳輸率一再的被增加之後，最後必然會 面對到收發端電路以及傳輸線的頻寬所限制，造成資料傳輸率無法被提 升，使得此種位元流的傳輸方式顯得不夠具備效益。因此為了有效提升資 料傳輸率，許多種傳輸調變機制便被提出，其中在串列連結傳輸中， multi-level-per-symbol 的多位準資料傳輸方式如 non-binary Pulse Amplitude Modulation（PAM）[5]或 Quadrature Amplitude Modulation（QAM）等已被 大量應用，成為串列連結通訊系統中相當常見的技術。

在通訊中，最基本的符號（symbol）單位為位元（bit, binary digit），一 個系統的訊息容量單位為每秒位元（bps, bits per second），而另一個用來度 量訊息容量的單位是每秒符號（Baud rate, symbols per second）。使用 PAM 調變的系統中，將多個位元（multiple bits）表示成一個符號（symbol），因

此若有N 個位元，則表示出來的符號就有 2N個可能的狀態（State, S），故

Baud rate 可計算得log (S) log (2N) N

2

2 = = （symbols per second），因此假設傳

輸一個symbol 的時間與原先傳送一個 bit 的時間（bit time）相同的情況下，

本的log₂(S)倍。以N=2 為例，調變後便可得到 4 個可能的電壓位準狀態的 類比輸出訊號（Buad rate = 2），且由低到高，每個電壓位準所對應代表的

數位訊號分別為00、01、10 及 11，而相同假設傳輸一個 symbol 的時間與

原先傳送一個bit 的時間（bit time）相同的情況下，接收端在相同時間內所

得到的位元率變為原先的 2 倍，也就是只花費一個位元的時間而可以接收 到兩位元的資料，相較於原本的單純只傳 0＂或“1＂的位元流系統下，變 成接收到一個位元資料所需的時間變為原先的一半，意即資料傳輸率變為 原先的兩倍。同理如果Buad rate = 4，則相同時間區間內可以接收到的資料 量就為原先的四倍。這主要是由於在相同的時間區間內類比訊號可表示的 電壓準位要比數位訊號的兩個位準來得多，因此在相同的傳輸時間下，一 條透過 PAM 調變傳輸機制的傳輸線系統提供的最大傳輸資料量將為原先 的N 倍。

要實現此種具備multi-level signaling modulation 如 PAM 的資料傳輸方

式，常見的方法是在傳送端設計一組數位類比轉換器（Digital-to-Analog Converter，DAC），使得經過串列至並列轉換（serial to parallel conversion）

機制的電路後將原本連續的位元流資料轉換成每 N 個位元為一組的並列訊

號輸入到解析度為N-bit 的 DAC 當中，進行多位準類比輸出訊號的調變轉

換，便可經由傳輸線作串列式傳輸；而接收端為了將這些多位準的類比訊 號 正 確 解 回 原 本 代 表 的 數 位 訊 號 ， 就 必 須 使 用 一 組 類 比 數 位 轉 換 器 （Analog-to-Digital Converter，ADC），且解析度也同為 N-bit，之後轉換解

析成正確的數位結果再做進一步的處理，整個系統的示意方塊圖如圖 1-1

所示。

因此透過多位準調變（Multi-level signaling modulation）的方式應用在 串列連結傳輸通訊系統上，確實可以大大地增加傳輸率，提高系統的資料 吞吐量（throughput）。

Clock/Data Synchronization Transmitter Pre−Processor Clock/Data Recovery Receiver Post Processor Multi−level transmission D/A A/D 圖1. 1 串列連結（Serial Link）傳輸系統示意方塊圖 另外從通訊通道（communication channel）中的傳輸量來討論，令人感 興趣的問題是在一條帶有可加性白高斯雜訊（additive white Gaussian noise, AWGN）分佈中的通訊通道中，究竟最大可以傳遞的位元率（bps）是多少？

根據Hartley-Shannon Channel Capacity Law（或 Hartley-Shannon Theorem）

[6]可知，通道訊息容量（Channel capacity, C）、通道頻寬（BW）與接收到 訊號的功率大小與該頻寬區段內雜訊的比值（SNR, signal-to-noise ratio）的 關係可以表示成式（1.1）的形式，因此可知給定通道頻寬 BW 及接收到的 SNR，此定理提供了資料傳輸率理論上最大可達到的上限。

)

1

(

log

₂

SNR

BW

C

=

+

(1.1) 所以在傳輸通道頻寬有限的情況下，透過提升此通訊系統的訊雜比 （SNR），如此一來整個通道的傳輸容量將可被大幅的提升。為實現這樣的 系統，如同前述在收發端分別利用一組 ADC 與 DAC 作為系統的收發器 （transceiver），即可有效的提升系統的 SNR，大幅提升傳輸通道的訊息容 量，因此此組資料轉換器對（Data Converter Pair, ADC & DAC）成為系統 中最關鍵的電路。

本論文為經濟部學界科專計畫—「晶片系統傳輸鏈之電路系統設計與 驗證平台開發計畫」的執行成果之一。計畫目標主要是因應半導體技術已

進入奈米級（100nm）以下的世代，一個晶片將可容納數十億個電晶體，以 系統層次面向來說，諸多工作在不同之時脈頻率的矽智財（IP, Intellectual

Property）將會同時整合在一個晶片內成為一個系統晶片（SoC），因此可以

預見的是屆時SoC 的架構發展會遇到的問題就如同 PCB 的發展一樣，晶片

內網路（Network on Chip, NoC）將會變得相當複雜，各個元件裝置互連 （Interconnect）的訊號線傳輸速度將受限，成為整個系統效能的瓶頸。整

個計劃以10Gbps 的傳輸速率為目標，基於此一目標而配合整個系統所設計

的超高速資料轉換器對（Very High Speed Data Converter Pair－ADC & DAC）因此成為非常關鍵的電路，主要特色是必須具備相當高速的取樣頻 率，配合中低解析度（Medium-low resolution）的能力即可，因此依照總計 畫整個傳輸鏈系統的需求，訂立出的資料轉換器對－ADC 與 DAC 之主要 規格如下表1.1 所示。 表1. 1 ADC 與 DAC 之規格 ADC DAC Supply Voltage 1.0 V

Sampling Rate 10 G-Samples/s

Resolution 4 bits

I/O Full Swing Differential ±400 mV

I/O Termination Internal 50Ω Internal 50Ω // External 50Ω

(Double Terminaton)

Technology UMC 90nm CMOS Mixed-Mode 1P9M Low-K

在已知文獻中，能達成數 Giga-Samples/s 等級以上的超高速 ADCs 或

DACs，有相當大的一部分是使用 SiGe 或 GaAs 這類的製程來設計實現[7] －[10]，使用此類製程在高速場合的應用確實會比較出色，但往往也消耗相

當大的功率。而CMOS 製程成本較為低廉且技術成熟，所以現階段多數積

體電路設計仍是以CMOS 為主流，另外由於 CMOS 的應力特性較佳，適合

Integrated Circuit）設計，大多數都是 CMOS 製程為主，顯見使用 CMOS 設計的電路將有較佳的競爭力與較高的整合度。然而以CMOS 製程設計高 速電路是較為困難的地方，所以如果要採用CMOS 製程來設計此種超高速 ADC 與 DAC 的話，除了電路上的技巧之外，從系統層次來看可以使用 time-interleaved 型式的架構[7][11]－[16]使得等效輸出速率得以增加，但 time-interleaved 架構會遭遇到相當龐大的硬體電路以及驚人的功率消耗等 問題，使其在實際的應用上也有不少限制。在此我們研究設計的此組超高 速資料轉換器對乃是針對不使用 time-interleaved 的架構，並以計畫協助提

供的聯電（UMC）90nm CMOS Mixed-Signal Low-K 製程作研製。

1.3 論文章節組織

本論文共分為七章。第二章首先介紹說明資料轉換器對（ADC & DAC） 的基本原理及架構，同時解釋資料轉換器常見的各種效能評估參數。接下

來的第三章將分析說明並討論我們所設計實現的此組超高速 10GS/s 4-bit

資料轉換器對各部份電路的設計議題及設計考量。先是發送端DAC 電路設

計的說明，接者是接收端 ADC 的部份。第四章呈現完整的 DAC 與 ADC

電路模擬結果。之後第五章對一般超高速資料轉換器電路在實際晶片測試 的情況中容易遭遇到的問題作解說，並針對這些問題陳述我們在設計階段

對 整 個 DAC 及 ADC 之測試晶片（ test chip）所作的可測試性設計

（Design-for-Testability, DfT），以及所加入的輔助測試電路，使測試晶片具

有良好的可測試機制。接者顯示整合 DfT 電路後，完整測試晶片電路的模

擬結果。然後藉由可測試機制電路的輔助，說明如何進行實驗晶片的量測。 第六章詳述實驗晶片的測試環境設定以及完整的晶片量測結果。而最後在 第七章對本論文做一總結。

第二章

資料轉換器對 ADC 與 DAC 之

基本原理及架構

本章節將介紹說明資料轉換器對－ADC 與 DAC 的基本操作原理以及 各種用來評估描述其效能好壞的特性參數，由於這些參數在之後的內容中 會時常被提及，因此能夠了解這些參數是能看懂模擬分析與量測結果的第 一步。之後我們會簡單的說明目前ADC 與 DAC 常見的幾種架構，並指明 我們的設計所選用的架構。

2.1 資料轉換器（Data Converter）的基本操作原理

資料轉換器（Data Converter）指能夠將訊號形式轉換的 ADC 與 DAC 電路，廣泛地運用在各種通訊及電子裝置系統裡。在半導體技術快速進步 的刺激下，使得數位系統如電腦資訊產業等的快速發展與之相輔相成，且 基於數位訊號快速的處理能力與在各種通訊傳輸系統中的優勢下，更帶來 數位化的潮流。為了有效率的應用數位訊號的諸多特點，必須使用的介面 電路就是資料轉換器－ADC 與 DAC，由於真實世界的各種訊號都以類比的 形式存在，欲藉由數位方式的處理則必須先經過ADC 的作用將類比訊號轉 換成數位訊號，然後透過各式各樣的數位訊號處理（DSP, Digital Singal Processing）技巧，使得訊號得以被更多元化以及更有效率的方式處理運 用，經處理過後的訊號即可透過DAC 的運作將訊號反向轉換成為類比的形 式，使人類可以直接接受，整個系統的簡單示意圖如圖2.1 所示。

0 1 0 1 1 0 1 0 0 1 0 1 0 0 1 1 0 0 Analog World ADC DSP DAC 圖2. 1 類比訊號與數位訊號介面示意圖[17]

2.1.1 類比數位轉換器（Analog-to-Digital Converter, ADC）

理想解析度（Resolution）為 N 位元的 ADC 將連續時間（continuous-time）

的類比輸入訊號（Vin）轉換編碼成一連串N 個位元為一組數位碼的離散時 間（discrete-time）訊號，其轉換的過程滿足下式（2.1）的關係[18]： Q n n n n FS Q n k k k n FS in V b b b b V V b V V ⎟+ ⎠ ⎞ ⎜ ⎝ ⎛ _{+ + + +} = + = − − ₋ = −

∑

... _{2 2} 2 2 2 0 1 1 2 2 1 1 （2.1）

其中VFS為滿刻度電壓（Full-Scale voltage），表示該 ADC 可處裡之最大類

比電壓訊號（訊號不一定為電壓的形式，電流或其他的電氣訊號皆可，為 方便說明故以電壓來表示）範圍；bn−k表示每個個別輸出的數位位元，而VQ 為類比數位轉換過程中必定會出現的量化誤差（Quantization Error），有關 量化誤差的說明會在後面更詳細的討論到。將式（2.1）以最小單位刻度電 壓（VLSB）來表示，可以寫成式（2.2）的形式：

(

)

Q n k k N k n LSB Q n N n N N n N n N FS in b b b b V V b V V V = + + + + + =

∑

+ = − − − − − − − − − 1 0 ) 1 ( 1 2 2 1 12 2 ... 2 2 2 2 （2.2） 式（2.2）中定義出了最小單位刻度電壓（VLSB）如式（2.3）所示，表示將 輸入範圍允許的滿刻度範圍電壓VFS均分成 2 N 個準位，明確的定義出每個 準位之間的的類比電壓差值為一個VLSB的大小。

N FS LSB V V 2 ≡ （2.3）

一般而言都把一個VLSB的電壓值稱為一個LSB（Least Significant Bit），這

是一個無單位（Unitless）的名詞，是將電壓值歸一化（Normalized）的比 值結果。例如習慣上可能會稱說有1.5LSB 的誤差，實際的意思就是表示此 誤差量的電壓值為VLSB的1.5 倍。 以一個解析度為三位元的理想ADC 來說，其輸入輸出的轉換特性曲線 如圖2.2 所示。 FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V 0 000 001 010 011 100 101 110 111 Digital Output = 1 LSB code width code center Analog Input 圖2. 2 理想之三位元 ADC 輸入輸出轉換特性曲線 轉換特性曲線中每個數位的輸出碼（Digital Output）都對應到一小區段 的類比輸入（Analog Input）訊號範圍，此一範圍就是 1 個 LSB 的寬度（code width），且每個 LSB 的中心點都座落在每個數位碼輸出區間內的正中間位 置（code center）。在滿刻度電壓範圍內任意的類比輸入電壓，都會被解析

成該電壓值大小與某個 LSB 的中心點（code center）差距最近所對應到的

數位碼輸出，因此得到的數位碼輸出是該有限解析度之ADC 將輸入轉換成

間便產生了某種程度的誤差存在。考慮圖2.2 中，由階梯轉換曲線中每個步 階的中間點（code center）連接起來所代表的類比輸入訊號之斜虛線與數位 輸出的轉換階梯狀曲線之差值，就是類比訊號被量化（Quantize）產生的誤 差部分，稱之為量化誤差（Quantization Error），由於任意的 ADC 皆為有限

的解析度，只能輸出有限個數的數位碼（2N），因此即使是一個理想轉換特

性的ADC 必然也會產生若干的量化誤差。

2.1.2 數位類比轉換器（Digital-to-Analog Converter, DAC）

為簡單說明 DAC 的基本操作原理，一樣以理想的 DAC 來做探討，一 解析度為 N 位元的 DAC 將 N 個位元為一組的數位的輸入轉換為類比輸出 訊號，轉換的過程滿足式（2.4）的關係[18]： in FS n n n n FS n k k k n FS out V D b b b b V b V V ⎟= × ⎠ ⎞ ⎜ ⎝ ⎛ _{+ + + +} = = − − ₋ = −

∑

... _{2 2} 2 2 2 0 1 1 2 2 1 1 （2.4） k n b ₋ 為每個個別輸入的數位位元（Digit）。以最小單位刻度電壓（VLSB）來 表示的話，可以得到式（2.5）的結果：

(

)

_∑

= − − − − − − − − − + + + + = = n k k N k n LSB n N n N N n N n N FS out b b b b V b V V 1 0 ) 1 ( 1 2 2 1 12 2 ... 2 2 2 2 （2.5） 從（2.4）與（2.5）的式子可以得知，在數位轉類比的程序中，不會產生類 似於ADC 的量化誤差項，這主要是因為數位類比的轉換行為是一組數位碼 對應到一個固定的類比物理量輸出，是一對一的轉換結果，所以不會有取 近似結果的情況發生，也就沒有誤差的成份發生。 同樣以解析度為三位元的理想DAC 來說，輸入對輸出轉換特性曲線如 圖2.3 所示。

FS (1/8)V FS FS FS FS FS FS (7/8)V 0 (1/4)V (3/8)V (1/2)V (5/8)V (3/4)V Analog Output 000 001 010 011 100 101 110 111 Digital Input 圖2. 3 理想之三位元 DAC 輸入輸出轉換特性曲線 轉換特性曲線中明確的指出對於每個數位的輸入碼（Digital Input）都 可以對應到一個滿刻度電壓範圍以內的類比輸出電壓。

2.2 資料轉換器的效能參數介紹[18][19][20][21][22]

單純從 ADC 與 DAC 解析度的高低並無法完全的說明其實際上的轉換 特性及效能好壞，真實設計出來的ADC 或 DAC 可能會因許多方面因素的 影響而偏離原本理想的特性轉換曲線。因此有許多用來描述分析 ADC 與 DAC 的特性參數，且因應用領域的不同會強調不同的特性參數，這些參數

包括：準確性（Accurcay）、解析度（Resolution）、偏移誤差（Offest Error）、

增益誤差（Gain Error）、差分非線性誤差（Differential Non-Linearity, DNL）、

累 積 非 線 性 誤 差 （ Intrgral Non-Linearity, INL ）、 訊 號 對 雜 訊 比

（Signal-to-Noise Ratio, SNR）、訊號對雜訊失真比（Signal-to-Noise and Distortion Ratio, SNDR）、有效位元數（Effective Number Of Bits, ENOB）、

總 諧 波 失 真 （Total Harmonic Distortion, THD ）、 無 假 訊 號 動 態 範 圍

（Spurious-Free Dynamic Range, SFDR ）、 有 效 解 析 度 頻 寬 （ Effective

般 可 將 ADC 與 DAC 的 特 性 參 數 分 為 粗 略 區 分 為 靜 態 參 數 （ Static Parameters）以及動態參數（Dynamic Parameters），以下我們將分別介紹說 明這些參數。

2.2.1 靜態參數（Static Parameters）

對於ADC 或 DAC 的靜態參數（Static Parameters）的獲得，必須對轉

換器輸入低速的刺激訊號，該訊號的變化速度要夠緩慢，有時甚至會是輸 入一個固定的訊號源（constant input stimulus）。靜態參數包含了準確性

（Accurcay）、解析度（Resolution）、偏移誤差（Offest Error）、增益誤差（Gain

Error）、差分非線性誤差（Differential Non-Linearity, DNL）、累積非線性誤 差（Intrgral Non-Linearity, INL）。

2.2.1.1 準確性（Accuracy）

準確性的定義為當輸入一已知的訊號，而可預期到無誤差情況下轉換 器的輸出結果與實際輸出包含所有各種靜態誤差量（包括量化誤差、偏移 誤差、增益誤差和所有非線性成份）的總和，兩者之間的差異，主要就是 用來指出ADC 或 DAC 對理想特性轉換曲線的總偏移程度。

2.2.1.2 解析度（Resolution）

解析度對ADC 與 DAC 而言分別為輸出和輸入數位訊號的位元數，以 N 來表示的話，一理想的 N-bit 轉換器而言，其將可處理範圍內的訊號（VFS） 等量劃分成2N個準位，也就是前述式子（2.3）所定義的，每個準位大小即 為一個VLSB之值，也常稱為一個LSB。可以注意到的是，解析度的高低直 接影響了一個LSB 的大小，對 ADC 而言在固定 VFS的情況下，就是直接影 響到特性轉換曲線（圖 2.2）裡每個輸出碼的寬度（code width）以及量化

誤差的大小。

2.2.1.3 偏移誤差（Offset Error）

偏移誤差（Offset Error, Eoffset）描述的是ADC 或 DAC 的輸入輸出特性

轉換曲線中，0 點位置偏移的誤差。對 ADC 而言發生偏移誤差的情形指的 是「輸入」的偏移誤差，使實際和理想的輸入輸出特性轉換曲線之間在輸 入訊號為0 時，存在的一個固定平移差異，如圖 2.4(a)所示，理想的轉換曲 線中第一個使輸出轉態的電壓應該是0.5LSB 的位置，實際轉換曲線中偏移 此值的誤差量就是ADC 的偏移誤差。另一方面對於 DAC 來說，發生偏移 誤差是指「輸出」的偏移誤差，也就是假設輸入數位訊號皆為 0 時，輸出 之類比訊號不為0 的量，就是 DAC 的偏移誤差，如圖 2.4(b)所示。 code width = 1 LSB FS (7/8)V FS (3/4)V FS (5/8)V FS (1/2)V FS (3/8)V FS (1/4)V FS (1/8)V FS V Vmin,ideal Vmin,actual 0 000 001 010 011 100 101 110 111 Digital Output 0 Analog Input Actual Characteristic Offset Error Ideal Characteristic FS (1/8)V FS FS FS FS FS FS (7/8)V Offset Error Vmin,actual Actual Characteristic Characteristic Ideal Vmin,ideal (1/4)V (3/8)V (1/2)V (5/8)V (3/4)V Analog Output 0 0 Digital Input 111 110 101 100 011 010 001 000

(a) ADC (b) DAC

圖2. 4 ADC 與 DAC 之偏移誤差（Offset Error）示意圖

2.2.1.4 增益誤差（Gain Error）

增益誤差（Gain Error, Egain）指的是在沒有偏移誤差的情況下，實際與

理想輸入輸出轉換特性曲線之間斜率的差異，對於理想的特性轉換曲線而

於1 或小於 1 的誤差。如圖 2.5 所示，靠近左上方向的斜虛線是理想的情況， 而靠近右下的斜虛線則是實際包含增益誤差的結果，以數學式來表達，就 是實際特性曲線中最後一個最高轉態點（Vmax,actual）與理想特性曲線裡最後 一個最高轉態點（Vmax,ideal）之間的差值，然後再做正規化（Normalize）使 結果可表示為多少個LSB 的大小，即式子（2.6）所示。 1 max, max, max, max, max, − _{= −} = ideal actual ideal ideal actual gain V V V V V E (LSB) （2.6） FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V Actual Characteristic Vmax,ideal V 0 000 001 010 011 100 101 110 111 Digital Output Analog Input Ideal Characteristic Gain Error max,actual 圖2. 5 增益誤差（Gain Error）示意圖

2.2.1.5 差分非線性誤差（Differential Non-Linearity,

DNL）

差分非線性誤差（Differential Non-Linearity, DNL）的討論是先行將轉 換器的特性轉換曲線中偏移誤差及增益誤差去除的情況下而得的，對ADC 來說，理想的轉換曲線每個步階寬度（step width）都應該相同為 1 個 LSB 的大小，也就是這些步階大小都應為均勻（Uniform）分佈，而非線性將造 成步階大小（step size）為非均勻（Non-uniform）的分佈，DNL 就是用來 描述每個步階大小不為1 個 LSB 的分佈情況，所以將每兩個相鄰使輸出數 位碼轉態的類比訊號準位間的差值再減去理想曲線中相同使數位碼轉態的 類比訊號差值（即1 個 LSB）的結果就是兩個連續的輸出數位碼之間的 DNL

值，而相同為了以多少個LSB 來表示，就必須再對 1 個 LSB 大小作正規化。 以數學式表示可寫成式（2.7）的形式，其中 Vactual(n)為實際轉換曲線中使 第n 個碼轉態到下一個數位碼所對應到的輸入類比電壓準位值。 1 ) ( ) 1 ( )) ( ) 1 ( ( ) ( = + − − = + − − LSB actual actual LSB LSB actual actual V n V n V V V n V n V n DNL (LSB) （2.7） 另一方面由於DAC 的轉換關係是一對一的轉換特性，當輸入的數位碼 每加1 之後，理想的類比輸出訊號也就直接增加一個 VLSB的大小，因此當 實際的類比輸出訊號增量不為一個 VLSB 的大小時，此誤差與理想的 1 個 LSB 相減的結果即為 DNL 的值，同樣將結果對 1 個 LSB 作正規化即可得 到以 LSB 為單位的 DNL 值，數學上表示的結果與式（2.7）相同，差別在 於對DAC 而言的 Vactual(n)為第 n 個數位輸入碼所產生對應到的第 n 個輸出 類比電壓準位值，有別於ADC 而言的「輸入」類比電壓值。 FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V Actual Characteristic 0 000 001 010 011 100 101 110 111 Digital Output Analog Input

ideal code width = 1 LSB −0.5LSB +0.5LSB −0.25LSB Ideal Characteristic −0.75LSB FS (1/8)V FS FS FS FS FS FS (7/8)V _Actual Characteristic 0 (1/4)V (3/8)V (1/2)V (5/8)V (3/4)V Analog Output 000 001 010 011 100 101 110 111 Digital Input Ideal Characteristic −0.5LSB +0.5LSB ideal value = 1 LSB −0.25LSB −0.75LSB

(a) ADC (b) DAC

圖2. 6 ADC 與 DAC 之差分非線性誤差（DNL）示意圖

ADC 與 DAC 之 DNL 圖形上說明則分別顯示在圖 2.6(a)與 2.6(b)。從

圖中可以想見到的是，愈理想的ADC 其每個步階的寬度（即相鄰兩個使輸

近於 0LSB。而愈理想的 DAC 其每相鄰的兩個輸出類比電壓之差值就愈接

近1 個 LSB，也是使 DNL 越趨近於 0LSB。

2.2.1.6 累積非線性誤差（Integral Non-Linearity,

INL）

累積非線性誤差（Integral Non-Linearity, INL）也是將特性轉換曲線裡 可能發生的偏移誤差以及增益誤差去除後而做的分析，INL 意義指的是實 際轉換器的輸入輸出特性轉換曲線與理想的特性轉換曲線之間的誤差量，

實際非理想ADC 的轉換曲線由每個輸出數位碼的中間點（code center）連

接而成，這些點與理想ADC 轉換曲線中相對應的每個輸出數位碼中間點之

間的差距就分別代表各個輸出數位碼的INL 值；DAC 的輸入輸出轉換曲線

可藉由連接每個輸入數位碼對應到的類比電壓輸出之值而得到，這些類比

輸出電壓值的點與理想 DAC 轉換曲線中相對應的每個類比電壓輸出值的

點之差值就是各個輸出的 INL 值。數學式可寫成式（2.8）的形式，圖 2.7

顯示了ADC 與 DAC 各別的 INL 的示意圖。

n V V n V n INL LSB actual actual − ₋ = ( ) ,min ) ( (LSB) （2.8） FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V Actual Characteristic 0 000 001 010 011 100 101 110 111 Digital Output INL=−0.5LSB INL=−0.5LSB INL=−0.5LSB Analog Input INL=−1LSB INL=−0.25LSB Ideal Characteristic FS (1/8)V FS FS FS FS FS FS (7/8)V Actual Characteristic 0 (1/4)V (3/8)V (1/2)V (5/8)V (3/4)V Analog Output 000 001 010 011 100 101 110 111 Digital Input Ideal Characteristic INL=−1LSB INL=−0.25LSB INL=−0.5LSB INL=−0.5LSB INL=−0.5LSB

(a) ADC (b) DAC

從前述的討論以及圖2.7 可知，要計算第 n 個碼的 INL 值，可以將第 1 個到第 n 個碼的 DNL 值作累加也可以得到相同結果，式子可寫成如（2.9） 式所示。

∑

= = n i i DNL n INL 1 ) ( ) ( (LSB) （2.9） 有時候計算INL 時的比較參考對象可以不必是理想的轉換曲線，而是 根據實際電路轉換曲線上的各個點來找出一條直線，該直線使原本發生最 大INL 值的數碼得以變得較小，而其他某些若干的 INL 卻可能會因此而稍 微變大，以這條直線當參考對象的話，可以將原本每個碼的 INL 值作平均 的作用，此直線通常稱為最佳符合線（Best-Fit Line）[23]。之所以有這樣 的計算方式主要是因為有時在資料轉換器的設計上，設計者只在乎電路最 大或最小的INL 和 DNL 表現，因此在許多的技術文獻上，INL 或 DNL 各 只標明出一組較大及較小的值，代表的就是該資料轉換器最大和最小的INL 及DNL。

2.2.1.7 缺碼及單調性（Missing Code & Monotonicity）

缺碼（Missing Code）的描述是對 ADC 的轉換特性曲線來討論的，在 容許的類比電壓輸入範圍內，固定有某個數位輸出碼一直無法被轉換出， 該數碼對於該ADC 而言就是遺漏掉的數位結果，這主要是由於實際電路的 轉換曲線在某個轉態步階有過大的DNL 響應，一般若是 ADC 的最大 DNL 超過 1 個 LSB 或是最大的 INL 超過 0.5 個 LSB 的情況下就會發生缺碼的 問題，如圖2.8(a)所示，實線代表實際 ADC 的轉換曲線，輸出 011 的下一 個輸出直接為 101 而跳過了 100 這個結果，因此可以說 100 這個數位碼是 該 ADC 無法輸出的缺碼。相同用來描述 DAC 的類似情形稱為單調性 （Monotonicity），DAC 的類比輸出隨數位輸入訊號的增加而增加，滿足此

情形的響應我們都說DAC 呈現單調性，反之若 DAC 的轉換曲線中發生數 位輸入訊號增加，但類比輸出訊號卻反之降低（即轉換曲線中存在負斜率 的區段）的情況就是非單調性（Non-monotonicity），同樣當 DAC 有超過 1 個LSB 的 DNL 或是超過 0.5 個 LSB 的 INL 的響應時，就會發生非單調性 的問題，圖2.8(b)描繪了 DAC 轉換曲線單調及非單調性的特徵，輸入數位 訊號在 000 到 100 以及 101 到 111 這兩個區間內，輸出都隨輸入增加，但 當輸入由 100 增加至 101 時，對應的類比輸出訊號卻不增反減，此即為非 單調性的現象。 FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V Actual Characteristic 0 000 001 010 011 100 101 110 111 Digital Output Analog Input Ideal Characteristic Missing code FS (1/8)V FS FS FS FS FS FS (7/8)V Actual Characteristic 0 (1/4)V (3/8)V (1/2)V (5/8)V (3/4)V Analog Output 000 001 010 011 100 101 110 111 Digital Input Ideal Characteristic Monotonic Non−monotonic Monotonic

(a) Missing code (b) Monotonicity

圖2. 8 ADC/DAC 缺碼（Missing code）與單調性（Montonicity）示意圖

2.2.2 動態參數（Dynamic Parameters）

前 一 小 節 提 及 的 各 種 參 數 都 是 和 輸 入 訊 號 無 關 的 參 數 （signal-independent 或 memory-less），並不與轉換器輸入訊號的頻率有關， 所以稱之為靜態參數。另外相對於靜態參數的描述就是與輸入訊號相關的 （signal-dependent）動態參數（Dynamic Parameters），主要是用來特徵化資 料轉換器在實際的操作環境下，對於各種不同頻率的輸入訊號所能反映出

的效能，由於通訊系統當中的資料轉換器通常都會操作在較高的頻帶範 圍，因此動態參數可以評估資料轉換器真實呈現的轉換效能。常見的動態 參數包含訊號對雜訊比（Signal-to-Noise Ratio, SNR）、訊號對雜訊失真比 （Signal-to-Noise and Distortion Ratio, SNDR）、有效位元數（Effective

Number Of Bits, ENOB）、總諧波失真（Total Harmonic Distortion, THD）、無

假訊號動態範圍（Spurious-Free Dynamic Range, SFDR）、有效解析度頻寬 （Effective Resolution Bamdwidth, ERBW）與動態範圍（Dynamic Range, DR）等。

2.2.2.1 量化雜訊（Quantization Noise）

在討論各種動態參數之前，必須要先知道的是ADC 進行轉換過程中會

發生的量化誤差（Quantization Error），量化誤差是由於 ADC「有限的解析

度N」而限制了該轉換器的訊號對雜訊比（Signal-to-Noise Ratio, SNR），這 裡 要 強 調 的 是 有 限 解 析 度 的 觀 念 ， 因 為 ADC 的 轉 換 主 要 就 是 量 化 （Quantize）的結果，有限解析度 N 導致有限的 VLSB大小，因此當輸入類 比電壓座落在某兩個連續使輸出數位碼轉態（transition）的範圍內，該類比 電壓都會被解析成此範圍內所對應到的數位結果，也就是說只要在該電壓 範圍裡，不管輸入的電壓大小為何，都一律被解釋成相同的輸出，這之間 的誤差就是量化誤差。 要注意的是，即使具有理想轉換曲線的ADC 也會因有限的解析度而產 生量化誤差，圖2.9 顯示一具有理想特性轉換曲線的三位元 ADC 所產生量 化誤差的說明，假設輸入Vin為斜坡（ramp）形式的類比訊號（圖 2.9 左圖 之斜虛線），而產生階梯狀（staircase）形式的輸出 Vout（圖2.9 左圖之實線）， 取Vout與Vin之差（Vout－Vin）可得到圖2.9 右上方圖的量化誤差 VQ之結果， 由 於 VQ 的 響 應 類 似 雜 訊 般 不 斷 上 下 變 化 ， 因 此 也 常 稱 為 量 化 雜 訊

（Quantization Noise）。 FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V V_in out V 000 001 010 011 100 101 110 111 Digital Output = 1 LSB code width 0 Analog Input Q V in V FS (1/8)V FS (1/4)V FS (3/8)V FS (1/2)V FS (5/8)V FS (3/4)V FS (7/8)V FS V +0.5LSB −0.5LSB 0 Analog Input −(1/2)V_LSB +(1/2)V_LSB Q f (x) LSB 1/V x

圖2. 9 ADC 之量化雜訊（Quantization Noise）

量化雜訊（VQ）的重要特性是其大小都被限制在±0.5 個 LSB 之內，也

就是在-(1₂)V_LSB ~+(1₂)V_LSB之間變化，更一般化定量VQ的大小的方法是用

統計的方式來描述，假設輸入訊號不是單純的斜坡函數輸入，而是大小在

VFS 內快速變化的隨機訊號，使得隨機變數 VQ 將均勻分佈（uniform

distributed）在-(1₂)V_LSB ~+(1₂)V_LSB以內，且VQ的平均值為0（VQ(avg)=0），

對應的機率密度函數（Probability density function）fQ(x)如圖 2.9 右下圖所

示，從中計算VQ的均方根（root-mean-square）值，如數學式（2.9）所示。 12 1 ) ( 2 1 2 2 2 2 1 2 ) ( LSB V V LSB Q rms Q V dx x V dx x f x V LSB LSB = ⎥ ⎦ ⎤ ⎢ ⎣ ⎡ = ⎥⎦ ⎤ ⎢⎣ ⎡ =

∫

∫

− ∞ ∞ − （2.9） 了解量化雜訊的均方根值之後，可計算ADC「單純因量化雜訊」所導 致的訊號對雜訊比（Signal-to-Niose Ratio, SNR）之結果。首先假設輸入訊 號是在VFS範圍內由最小值增加到最大值且重複不斷的鋸齒波（sawtooth） 訊號，如圖2.10 所示。 ⎩ ⎨ ⎧ < = otherwise , 0 2 V x , V 1 (x) f LSB LSB Q

FS V V_in(max) V_in(min) t 圖2. 10 鋸齒波（sawtooth）訊號 可計算此訊號的均方根值為V_FS 12，進一步求得SNR 為：

( )

N V V V V SNR N LSB FS rms Q rms in 02 . 6 2 log 20 12 12 log 20 log 20 _{10 10} ) ( ) ( 10 ⎟⎟= = ⎠ ⎞ ⎜⎜ ⎝ ⎛ = ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ = (dB) （2.9） 而 當 輸 入 訊 號 變 成 在 VFS 範 圍 內 由 最 小 值 到 最 大 值 之 間 變 化 的 弦 波 （Sinusoidal）時，此時輸入訊號的均方根值變為V_FS 2 2，SNR 為： 76 . 1 02 . 6 2 2 3 log 20 12 2 2 log 20 _{10 10 ⎟⎟}= + ⎠ ⎞ ⎜⎜ ⎝ ⎛ × = ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ = N V V SNR N LSB FS _(dB) （2.10） 其中 N 為解析度。比較（2.9）與（2.10）的結果，可知當輸入為弦波訊號 時，可得到比鋸齒波訊號還多1.76dB 的 SNR 值。而從（2.10）式可知當解 析度 N 每增加 1-bit，SNR 便可增加約 6dB，這也相當直觀的可以從 ADC 的特性轉換曲線中了解當解析度 N 愈高時，量化雜訊也就會愈小，進而使 SNR 獲得較高的結果。另外式（2.10）的結果：SNR=6.02N +1.76 (dB)常被

用來描述N-bit ADC 所能達到的最大 SNR 值（Peak-SNR, PSNR）。

2.2.2.2 訊號對雜訊比（Signal-to-Noise Ratio, SNR）

訊號對雜訊比（Signal-to-Noise Ratio, SNR）是指訊號與雜訊的比值，

前一小節討論到的SNR 中，雜訊功率是只有量化雜訊的部份，然而對一個

實際的ADC 來說，轉換過程中除了量化雜訊之外還會有電路本身所產生的

訊功率總和之後求得的SNR 值，才會是真正 ADC 所能呈現的 SNR，通常 要觀測計算這些總雜訊功率的量可以從頻譜上的結果來求得，常見的方法

是將ADC 的輸出訊號經由快速傅立業轉換（Fast Fourier Transform, FFT）

到頻域中，計算加總輸入訊號可能出現的頻率範圍內所有的雜訊功率，以 Nyquist-rate ADC 來說，所關心的頻率範圍就是 DC 到 Nyquist 頻寬內所有

雜訊的總和。而訊號功率是指ADC 輸出的訊號頻譜中，座落在與 ADC 輸

入訊號頻率相同位置上的音調（Signal tone）之功率。另外對 DAC 來說， 雖然沒有量化雜訊的影響，但電路雜訊與熱雜訊依然存在，因此利用類似

的方式可以計算得到 DAC 的 SNR。圖 2.11 顯示了一個頻譜的例子，主要

輸入訊號的音調（Signal tone）以及雜訊水平（Noise floor）都清楚的被標

示出，根據此圖可以簡單的將SNR 表示成式（2.11）的形式。 0 20 40 60 80 100 -80 -70 -60 -50 -40 -30 -20 -10 0 Frequency (MHz) P o w er S p ec tr al Dens it y ( dBFS /b in ) Power Spectrum 圖2. 11 非理想之 6 位元 ADC 輸出訊號頻譜 ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⋅ = ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ = Power floor Noise Total Power Signal log 10 log 10 _{10 10} noise signal P P SNR (dB) （2.11） Signal tone Noise floor Harmonic (max. harmonic) SFDR

2.2.2.3 訊號對雜訊失真比

（Signal-to-Noise and Distortion Ratio, SNDR）

訊號對雜訊失真比（Signal-to-Noise and Distortion Ratio, SNDR, 或 SINAD）的定義與 SNR 類似，差別在於 SNDR 除了將所有的雜訊功率加總 之外，還多加入了頻譜上可能出現的多次諧波失真（Harmonic Distortion）， 因為電路本身有許多非線性因素，使得最後轉換器輸出的頻譜中出現諧波

失真的訊號，將這些個別的諧波訊號加總得到總諧波失真功率Pharmonics再與

總雜訊功率Pnoise相加作為主訊號（Signal tone）以外的干擾量。圖 2.11 也

標示出了諧波的位置，對應的數學式顯示在（2.12）式。 ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ + ⋅ = harmonics noise signal P P P SNDR 10 log₁₀ ⎟ ⎠ ⎞ ⎜ ⎝ ⎛ ⋅ = Power Distortion and Noise Total Power Signal log 10 ₁₀ (dB) （2.12） 由於 SNDR 比起 SNR 還多計算了諧波的功率，因此 SNDR 參數除了 可以看到雜訊的影響之外，還可以得知非線性諧波失真的影響程度，此參 數是資料轉換器中相當常見的參數，也是最嚴苛最重要的指標參數之一。

2.2.2.4 有效位元數（Effective Number Of Bits, ENOB）

有效位元數（Effective Number Of Bits, ENOB）的計算是根據式（2.10）

的結果：SNR=6.02N+1.76 (dB)，不同解析度的轉換器將得到不同的最大 SNR 值，然而對於真實的轉換器而言，輸出訊號的頻譜可能存在若干因電 路非線性的失真或是其他互調失真等的諧波訊號，此種情形用 SNDR 的結 果來評估電路的真實效能會是比較客觀的標準，因此式（2.10）可被修正成： (dB) 76 . 1 02 . 6 + = N SNDR （2.13） 其中也是假設輸入為弦波訊號的前提下得到的結果。從實際量測到的頻譜

中計算得到的SNDR 再代入式（2.13），便可從該頻譜得知受測的資料轉換 器究竟具備多少「有效的」解析度能力，也就是有效位元數 N，因此可以 定義出一個資料轉換器的有效位元數為（2.14）式： 02 . 6 76 . 1 − = SNDR ENOB (bits) （2.14） SNDR 與 ENOB 是最直接能表示資料轉換器實際效能的參數，因為可以直接 看出設計的資料轉換器是否能達到原始設計規格所定義的解析度程度，而且也透 露出此轉換器線性度的好壞。

2.2.2.5 總諧波失真（Total Harmonic Distortion, THD）

總諧波失真（Total Harmonic Distortion, THD）是指在輸入訊號可能出

現的頻帶範圍內（對Nyquist-rate 的資料轉換器而言就是 DC 到 Nyquist 之 間的頻寬），所有諧波訊號功率的總和對主輸入訊號（Signal tone）功率的 比值，數學式可以寫成（2.15）式： ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = signal harmonics P P THD 10 log₁₀ ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ = Power Signal Power Distortion Harmonic Total log 10 ₁₀ (dB) （2.15） 誠如先前所述，諧波訊號的產生可能是因為電路的非線性失真或其他互調 失真等所導致的，透過THD 的描述可以知道轉換器在各種不同頻率下，非 線性影響的程度有多少。

2.2.2.6 無假訊號動態範圍

（Spurious-Free Dynamic Range, SFDR）

無假訊號動態範圍（Spurious-Free Dynamic Range, SFDR）定義的是在 輸入訊號可能出現的頻帶範圍內，主輸入訊號（Signal tone）功率對最大的

假訊號（Spurious）或最大的諧波訊號（Harmonic）功率的比值，如式（2.16）

所示，且單位為dBc（in dB with respect to carrier），圖形上的說明如圖 2.11

所繪。 ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = (max) / (max) 10 log 10 harmonic spurious signal P P SFDR ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ = Power Harmonic or Spurious Largest Power Signal log 10 ₁₀ (dBc) （2.16） Spurious（或簡稱 Spur）係指頻譜中的突刺，這些明顯高於雜訊水平（Noise floor）的突刺可能是先前提及的各種諧波訊號，包含非線性失真諧波、互 調失真諧波以及時序取樣點誤差所造成的諧波等等，由於通常這些諧波訊 號的功率比雜訊還來得高許多，所以有時候可能會被其他頻帶的接收端給 監聽到，因此也被稱為假訊號。

2.2.2.7 有效解析度頻寬

（Effective Resolution Bamdwidth, ERBW）

有效解析度頻寬（Effective Resolution Bandwidth, ERBW）係指當轉換

器的輸入訊號頻率不斷增加到某個值時，使 SNDR 的響應相較於輸入訊號

為低頻時下降3dB 點的位置（以 ENOB 來看就是減少 0.5bit 之時），就是該

轉換器的ERBW，換句話說，從 SNDR 對輸入訊號頻率的圖（SNDR vs. Input

frequency plot）來看，假設低頻輸入訊號時的 SNDR 為 SNDRlow-freq，當SNDR

的值變成（SNDRlow-freq－3dB）之時所對應到的輸入訊號頻率位置便是

ERBW 的結果，此參數主要是用來描述該資料轉換器所能處理的最大輸入

訊號頻寬，對 ADC 而言，ERBW 通常受限於輸入級類比電路的頻寬以及

ADC 的最大取樣率（maximal sampling frequency）。以 Nyquist-rate 的資料

轉換器來說，其最大可能的輸入訊號頻率為Nyquist-frequency，其值為取樣

資料轉換器能處理的輸入訊號頻寬可達理論值上限的Nyquist-frequency。 另外計算ERBW 時要注意的是通常下降 3dB 點的參考對象是低頻時候 的 SNDR，而不是以理論上 N 位元資料轉換器所具備的最大的 SNDR （Peak-SNDR，SNDR_peak =6.02N +1.76）為參考。

2.2.2.8 動態範圍（Dynamic Range, DR）

動態範圍（Dynamic Range, DR）定義為在固定某個輸入訊號的頻率 下，作出SNDR 對輸入訊號振幅（通常以 dBFS 來表示）的圖（SNDR vs. Input

amplitude level plot），找出有最大 SNDR（Peak-SNDR）時的輸入振幅到最

小可被偵測到訊號時的 SNDR 值（通常為 SNDR=0 之時），這兩者之間的 範圍就是動態範圍。對實際的資料轉換器來說，通常可以得到最大 SNDR 的輸入振幅之位置都會略小於滿刻度電壓位準（VFS，0-dBFS），以數學式 表示則如式（2.17），簡單的示意圖如圖 2.12 所示。 ⎟⎟ ⎠ ⎞ ⎜⎜ ⎝ ⎛ ⋅ = ⎟ ⎟ ⎠ ⎞ ⎜ ⎜ ⎝ ⎛ ⋅ = power signal Smallest power signal Maximum log 10 log 10 ₁₀ (min) (max) 10 signal signal P P DR （2.17） 0 20 40 60 80 −60 −40 −20 0 20 SNDR (dB) Input Amplitude (dBFS) Dynamic Range Peak SNDR 圖2. 12 動態範圍（DR）示意圖

2.3 ADC 及 DAC 各種架構簡介

本節將對常見 ADC 與 DAC 之架構做簡單的介紹，主要提及各架構所 具備的特性，但並不對各種架構做深入的探討。

2.3.1 ADC 之各種架構

ADC 的架構相當多種，每種架構都有不同的特性，分別應用在各種不 同的場合當中，ADC 的種類與特性主要都以解析度與取樣速度來做粗略的 劃分，理想的轉換器其解析度與取樣速度當然都是越高越好，然而實際情 形中，兩者往往卻是互相違背的，高解析度的設計就難以達到高取樣率的 要求，而高速的取樣率也使得解析度的發展被侷限住。因此以這個指標來 區分，大概可區分成三類，如表2.1 所示。 表2.1 列出的數種架構中，較為常見的只有 Oversampling（超取樣）的 Σ-Δ （sigma-delta）ADC、Successive-approximation（連續漸進式）ADC、 Flash（快閃式）ADC 以及 Pipelined（管線式）ADC。Σ-Δ ADC 主要是利用 DSP 的技巧改變頻譜中量化雜訊的分佈，透過雜訊整形（Noise-Shaping） 將雜訊推往較高頻的部份，之後經由數位濾波器隔絕掉大部分的雜訊能 量，使得主訊號（Signal tone）出現的低頻段範圍內可以有較佳的 SNR 結 果，Σ-Δ ADC 可以提供超過 20bits 精確程度的解析度，但容許的訊號頻率 範 圍 也 相 對 的 較 小 ， 通 常 被 應 用 在 低 速 音 頻 訊 號 的 領 域 中 ； Successive-approximation ADC 的操作速度可以較快一些，但由於製程上的 若干限制使得可達到的解析度受到限制，只能提供中高等級的解析度，然 而此種ADC 最大的特點是在可允許的解析度範圍內，不論解析度為何，整

個ADC 內只有一個比較器（Comparator）來轉換訊號，所以使得此類 ADC

主要的賣點，且多增加位元數所帶來的硬體功率消耗並不會成等比例的增 加，因此Successive-approximation ADC 常被應用於低耗能的場合，如可攜 式的電子裝置，以提高電池的續航力。 表2. 1 依解析度與取樣率區分 ADC 之種類[18] Low-to-Medium Speed, High Accuracy Medium Speed, Medium Accuracy High Speed, Low-to-Medium Accuracy „ Integrating „ Oversampling (Σ-Δ) „ Successive-approximation „ Algorithmic (Cyclic) „ Flash „ Two-step „ Interpolating „ Folding „ Pipelined „ Time-interleaved (bits) Resolution (Samples/s) Sampling rate Approximation Successive 20 18 16 14 12 10 8 6 4 22 24 100k 10k 1M 10M 100M 1G 10G 1k Σ−Δ Pipelined Flash 圖2. 13 各種常見 ADC 的架構與取樣速度之關係 而 Flash（快閃式）ADC 是最直接也最直觀的 ADC，其使用一連串大 量的比較器將輸入訊號直接解析轉換成對應的數位輸出訊號，因此非常適 合在高速的應用場合中，欲達到N-bit 的解析度就必須使用（2N-1）個數的 比較器，也因此會有大量的功率消耗以及過大的輸入寄生電容等問題，以 設計積體電路的觀點來看，Flash ADC 只適合低解析度與相當高速的應用時

機；Pipelined（管線式）ADC 利用管線化平行處理的概念，將輸入訊號分 級做轉換，任意時間裡每一級都不斷的在轉換訊號，使得操作速度可以較

快，但仍無法達到Flash ADC 的轉換速度，不過 Pipelined ADC 可提供高於

Flash ADC 程度的解析度，通常在 8~12 bit 而取樣率約為 100~200MHz 的應 用中，Pipelined ADC 是相當好的選擇。此四種架構 ADC 的解析度與取樣

速率的關係如圖2.13 所示。

圖2. 14 基本 Flash ADC 之架構

從前面的討論中，可以知道對於我們需要的設計規格－10GS/s, 4-bit 的 ADC 來說， Flash 架構的 ADC 是最為適當的選擇，因此本論文所設計之

資料轉換器對中的ADC 即是使用 Flash 的架構。一個基本的 Flash ADC 架

構簡圖如圖2.14 所示，N-bit 的解析度需要（2N-1）個比較器（Comparator） 個數；輸入類比訊號直接連接到這一連串比較器的輸入端，每個比較器將 輸入訊號與分壓電阻串（Resistor ladder）所產生的參考電壓（reference voltage, Vref）作比較，對每個比較器而言，若輸入訊號大於對應的參考電 壓時，則該比較器輸出為邏輯“1”，反之則輸出為邏輯“0”，正常情況下這些 比較器的輸出會是隨輸入訊號變化的溫度計碼（Thermometer code），再經

由後續的編碼器便可得到N-bit 的數位輸出。由於 Flash ADC 是用並列式的 方式比較並轉換，每次轉換只需要一個取樣週期（或時脈週期，clock cycle） 的時間就可以得到一筆數位輸出，所以幾乎是高速應用ADC 首選的架構。

2.3.2 DAC 之各種架構

現今常見的DAC 架構大致可區分為三類，分為電壓調變、電荷調變以 及電流調變的方式，以此三種調變形式區分DAC 之架構如表 2.2 所列。 電壓調變的DAC 主要利用分壓電阻串將參考電壓 Vref劃分出數個與解 析度相關的類比電壓準位，再透過輸入的數位訊號作為控制開關的訊號決 定出哪個位準的類比電壓訊號應被送至輸出端，該輸出的類比電壓訊號之 大小即代表輸入數位碼所應該對應到的類比輸出結果，因此可達到數位轉 類比的目的，但此種依賴分壓電阻產生結果的DAC 對於分壓電阻的準確度 要求必須相當的高，尤其當考慮製程中電阻可能存在的誤差量時，就會使 得此種DAC 不適用於高解析度上的設計。 表2. 2 以調變形式區分 DAC 之種類 電壓調變 電荷調變 電流調變 „ Resistor String

„ Folded Resistor String „ Multiple Resistor String „ Charge-Redistribution „ Binary-Weighted Resistor „ R-2R Based „ Current-Mode Binary-Weighted code „ Current-Mode Thermometer code 電荷調變式的DAC 使用電容陣列儲存 2 的冪次方大小的電荷量，透過 輸入的數位訊號作為控制開關的訊號，以控制各個電容作重置與重新分佈 電荷（Charge-Redistribution）的動作，同時利用高精確度的運算放大器（OP） 具備的輸入端虛短路（Virtual Short）的特性，將每次重新分佈電荷的結果