研究動機與目的

數位通訊系統中串列傳輸的機制裡，若不將訊號經過特別處理，就是 將訊號以位元流（bit stream）的方式直接傳輸，即只傳送兩種邏輯準位的 訊號，邏輯“0＂或邏輯“1＂，當資料量日趨龐大時，就必須靠提升傳輸 率來縮短傳輸時間，然而當系統的傳輸率一再的被增加之後，最後必然會 面對到收發端電路以及傳輸線的頻寬所限制，造成資料傳輸率無法被提 升，使得此種位元流的傳輸方式顯得不夠具備效益。因此為了有效提升資 料傳輸率，許多種傳輸調變機制便被提出，其中在串列連結傳輸中，

multi-level-per-symbol 的多位準資料傳輸方式如 non-binary Pulse Amplitude Modulation（PAM）[5]或 Quadrature Amplitude Modulation（QAM）等已被 大量應用，成為串列連結通訊系統中相當常見的技術。

在通訊中，最基本的符號（symbol）單位為位元（bit, binary digit），一 個系統的訊息容量單位為每秒位元（bps, bits per second），而另一個用來度 量訊息容量的單位是每秒符號（Baud rate, symbols per second）。使用 PAM 調變的系統中，將多個位元（multiple bits）表示成一個符號（symbol），因 此若有N 個位元，則表示出來的符號就有 2^N個可能的狀態（State, S），故 Baud rate 可計算得log₂(S)=log₂(2^N)=N（symbols per second），因此假設傳 輸一個symbol 的時間與原先傳送一個 bit 的時間（bit time）相同的情況下，

則經由PAM 等 multi-level 調變機制後的位元率（bit rate, bps）將會變為原

本的log₂(S)倍。以N=2 為例，調變後便可得到 4 個可能的電壓位準狀態的 類比輸出訊號（Buad rate = 2），且由低到高，每個電壓位準所對應代表的 數位訊號分別為00、01、10 及 11，而相同假設傳輸一個 symbol 的時間與 原先傳送一個bit 的時間（bit time）相同的情況下，接收端在相同時間內所 得到的位元率變為原先的 2 倍，也就是只花費一個位元的時間而可以接收 到兩位元的資料，相較於原本的單純只傳 0＂或“1＂的位元流系統下，變 成接收到一個位元資料所需的時間變為原先的一半，意即資料傳輸率變為 原先的兩倍。同理如果Buad rate = 4，則相同時間區間內可以接收到的資料 量就為原先的四倍。這主要是由於在相同的時間區間內類比訊號可表示的 電壓準位要比數位訊號的兩個位準來得多，因此在相同的傳輸時間下，一 條透過 PAM 調變傳輸機制的傳輸線系統提供的最大傳輸資料量將為原先 的N 倍。

要實現此種具備multi-level signaling modulation 如 PAM 的資料傳輸方 式，常見的方法是在傳送端設計一組數位類比轉換器（Digital-to-Analog Converter，DAC），使得經過串列至並列轉換（serial to parallel conversion）

機制的電路後將原本連續的位元流資料轉換成每 N 個位元為一組的並列訊 號輸入到解析度為N-bit 的 DAC 當中，進行多位準類比輸出訊號的調變轉 換，便可經由傳輸線作串列式傳輸；而接收端為了將這些多位準的類比訊 號 正 確 解 回 原 本 代 表 的 數 位 訊 號 ， 就 必 須 使 用 一 組 類 比 數 位 轉 換 器

（Analog-to-Digital Converter，ADC），且解析度也同為 N-bit，之後轉換解 析成正確的數位結果再做進一步的處理，整個系統的示意方塊圖如圖 1-1 所示。

因此透過多位準調變（Multi-level signaling modulation）的方式應用在 串列連結傳輸通訊系統上，確實可以大大地增加傳輸率，提高系統的資料 吞吐量（throughput）。

Clock/Data Synchronization Transmitter Pre−Processor Clock/Data Recovery Receiver Post ProcessorMulti−level transmission

D/A A/D

圖1. 1 串列連結（Serial Link）傳輸系統示意方塊圖

另外從通訊通道（communication channel）中的傳輸量來討論，令人感 興趣的問題是在一條帶有可加性白高斯雜訊（additive white Gaussian noise, AWGN）分佈中的通訊通道中，究竟最大可以傳遞的位元率（bps）是多少？

根據Hartley-Shannon Channel Capacity Law（或 Hartley-Shannon Theorem）

[6]可知，通道訊息容量（Channel capacity, C）、通道頻寬（BW）與接收到 訊號的功率大小與該頻寬區段內雜訊的比值（SNR, signal-to-noise ratio）的 關係可以表示成式（1.1）的形式，因此可知給定通道頻寬 BW 及接收到的 SNR，此定理提供了資料傳輸率理論上最大可達到的上限。

) 1

(

log

SNR BW

C = +

所以在傳輸通道頻寬有限的情況下，透過提升此通訊系統的訊雜比

（SNR），如此一來整個通道的傳輸容量將可被大幅的提升。為實現這樣的 系統，如同前述在收發端分別利用一組 ADC 與 DAC 作為系統的收發器

（transceiver），即可有效的提升系統的 SNR，大幅提升傳輸通道的訊息容 量，因此此組資料轉換器對（Data Converter Pair, ADC & DAC）成為系統 中最關鍵的電路。

本論文為經濟部學界科專計畫—「晶片系統傳輸鏈之電路系統設計與 驗證平台開發計畫」的執行成果之一。計畫目標主要是因應半導體技術已

（bps）

進入奈米級（100nm）以下的世代，一個晶片將可容納數十億個電晶體，以 系統層次面向來說，諸多工作在不同之時脈頻率的矽智財（IP, Intellectual Property）將會同時整合在一個晶片內成為一個系統晶片（SoC），因此可以 預見的是屆時SoC 的架構發展會遇到的問題就如同 PCB 的發展一樣，晶片 內網路（Network on Chip, NoC）將會變得相當複雜，各個元件裝置互連

（Interconnect）的訊號線傳輸速度將受限，成為整個系統效能的瓶頸。整 個計劃以10Gbps 的傳輸速率為目標，基於此一目標而配合整個系統所設計 的超高速資料轉換器對（Very High Speed Data Converter Pair－ADC &

DAC）因此成為非常關鍵的電路，主要特色是必須具備相當高速的取樣頻 率，配合中低解析度（Medium-low resolution）的能力即可，因此依照總計 畫整個傳輸鏈系統的需求，訂立出的資料轉換器對－ADC 與 DAC 之主要 規格如下表1.1 所示。

表1. 1 ADC 與 DAC 之規格

ADC DAC

Supply Voltage 1.0 V Sampling Rate 10 G-Samples/s

Resolution 4 bits

I/O Full Swing Differential ±400 mV

I/O Termination Internal 50Ω Internal 50Ω // External 50Ω (Double Terminaton) Technology UMC 90nm CMOS Mixed-Mode 1P9M Low-K

在已知文獻中，能達成數 Giga-Samples/s 等級以上的超高速 ADCs 或 DACs，有相當大的一部分是使用 SiGe 或 GaAs 這類的製程來設計實現[7]

－[10]，使用此類製程在高速場合的應用確實會比較出色，但往往也消耗相 當大的功率。而CMOS 製程成本較為低廉且技術成熟，所以現階段多數積 體電路設計仍是以CMOS 為主流，另外由於 CMOS 的應力特性較佳，適合 製作大面積晶片，所以是相當適合SoC 發展的平台，綜觀目前積體電路（IC,

Integrated Circuit）設計，大多數都是 CMOS 製程為主，顯見使用 CMOS 設計的電路將有較佳的競爭力與較高的整合度。然而以CMOS 製程設計高 速電路是較為困難的地方，所以如果要採用CMOS 製程來設計此種超高速 ADC 與 DAC 的話，除了電路上的技巧之外，從系統層次來看可以使用 time-interleaved 型式的架構[7][11]－[16]使得等效輸出速率得以增加，但 time-interleaved 架構會遭遇到相當龐大的硬體電路以及驚人的功率消耗等 問題，使其在實際的應用上也有不少限制。在此我們研究設計的此組超高 速資料轉換器對乃是針對不使用 time-interleaved 的架構，並以計畫協助提 供的聯電（UMC）90nm CMOS Mixed-Signal Low-K 製程作研製。