電流式邏輯（Current Mode Logic, CML）電路

由於我們的設計必須操作在非常快的速度，所以數位電路的選擇上使 用標準的CMOS 邏輯電路並無法勝任如此高速切換的需求，因此我們使用 高速電路設計中常見的電流式邏輯電路（Current Mode Logic, CML）

[25][26][27]做為數位電路設計的基本邏輯閘。

簡單的N 型 CML 電路結構的示意圖如圖 3.2 所示，具備一固定的電流 源，同時為全差動式（fully differential）的架構，利用差動對（differential pair）

結構的電路作為開關（switches）並根據輸入訊號的狀態來選擇將電流源 I 切換到輸出正端還是負端的提升電阻（pull up resistances, R），被切換流經 電流的輸出端將產生ΔV =I×R的壓降，邏輯上來看待就如同低準位的輸出 狀態，而另一端輸出由於沒有電流流經，故輸出為 VDD的值，也就是高準 位的邏輯狀態，所以單端輸出得到的擺幅（swing）大小為ΔV ，因此適當 的設計電流源 I 與負載值 R 的大小可得到所需的擺幅；可以知道的是，CML 電路所產生的擺幅大小無法達到軌對軌（rail-to-rail）的程度，也就是無法 產生 VDD到 VSS之間如此大小的擺幅，且由於輸入是透過差動對的方式來 切 換 電 流 源 ， 因 此 差 動 輸 入 訊 號 的 差 值 只 需 達 到 2 倍 的 過 驅 動 電 壓

（overdrive voltage, Vov）大小時，就可使該差動對發生全切換（fully switched），將電流源完全的引導至某一邊的輸出，故可知CML 電路的輸入 和輸出都是可以在比較小的擺幅情況下操作，使得當訊號轉態切換從低準

位邏輯拉升至高準位邏輯或是由高準位邏輯轉換到低準位邏輯時所需的復 原（recovery）時間可以較短，使操作速度可以較快。另外 CML 是透過切 換電流的方式來得到電壓輸出的邏輯結果，電流的切換速度明顯快得許 多，使得CML 在高速數位電路的應用中更具吸引力，且相對的 CML 電路 所消耗的功率也較低，這些都是CML 本身固有的特色。

Pull Down Network IN0

IN0b IN1 IN1b Inputs

OUTb OUT

Switches

I R

Current Source Loading

圖3. 2 基本電流式邏輯（Current Mode Logic, CML）電路之結構 在我們設計的整個 DAC 與 ADC 中，數位電路部份的邏輯都是使用 CML 來 設 計 。 圖 3.3 顯 示 了 幾 個 我 們 使 用 到 的 CML 電 路 ， 包 含 Inverter/Buffer、AND/OR/NAND/NOR 以及 Latch，其中可看出 CML 的 Inverter/Buffer 就是一個簡單的差動放大器結構，只是這裡的差動對輸入是 處理大訊號（邏輯準位）的情況，所以是用作開關使用，而不是訊號放大 器的特性；而CML AND/OR/NAND/NOR 為同一種電路，基本上該電路所 要執行的邏輯函數為何，是由輸入訊號所給入的位置（A, Ab, B, Bb 給定的 位置）與輸出訊號所抓取的位置（Y, Yb 抓取的位置）所決定，每組差動對 的電晶體也是用作開關使用，其中我們多加入了一個恆為導通狀態的 dummy switch M6，目的是為了使兩端輸出往下看都可以看到相同數量的 MOS 電晶體疊接，可使輸出訊號較為匹配，電路也顯得較為對稱[28]。

VDD

Yb(Y) Y(Yb)

M6 源跳動（power/ground bounce）問題可以大幅降低，反之傳統標準 CMOS 邏輯電路會在轉態時產生瞬間電流從 VDD或 VSS對負載作快速的充放電，

使得瞬間的電流變化在 VDD或 VSS上出現，造成電源端產生明顯的跳動，

且此跳動的頻率與輸入訊號變化的頻率成正比，當考慮實際電路中電源端 的長導線所寄生的電感（parasitic inductor）或是實體晶片打線（wire bonding）

的寄生電感時，由於電感的跨壓與電感大小以及電感上瞬間電流變化量成

V

V

^’

V

Parasitic Inductor

SS

’ V

Circuits

圖3. 4 電源擾動（power/ground bounce）經由寄生電感對電路產生之影響