輸出電流源之設計

在Current-Steering DAC 中，類比電路的部份主要由開關加上電流源所 構成，而電流源的特性會直接影響DAC 靜態及動態參數的好壞，例如若是 電流源大小彼此不匹配，則會導致 DAC 顯現較差的 DNL 及 INL，也就是 不夠線性，且如果電流源具備不夠的輸出阻抗，則DAC 操作在較高的頻率 下會造成動態參數的衰減[29][30][31]，因此對於 Current-Steering DAC 而 言，電流源是最為關鍵的電路，因此選擇適當的電流源架構將有助於DAC 之最佳化設計。

在佈局電路對稱的前提下，基本上每個電流源所引出的電流大小會相 當接近，不過由於製程上的未知偏移還是會使電流源之間產生若干的誤 差，對於此種錯誤可以使用校正（calibrate）電路的方式來修正電流源的誤 差 ， 例 如 具 備 開 關 電 流 源 演 算 法 （Switched-Current Algorithmic ） 的 Current-Steering DAC [18]，利用記憶電流源（Memory cell）的方式儲存正 確的偏壓大小，再透過開關切換將正確的偏壓送至真實影響輸出訊號的電 流源，可降低電流源大小誤差的程度；另外使用 DEM（Dynamic Element Matching）[32]方式切換電流源的 DAC 可避免某些本身存在大量誤差的電 流源總是被選擇到，使整體的精確度可獲得提升。然而透過電路修正技巧 確實可得到高精確度的電流源，可設計實現高解析度的DAC，但這些機制 都不適用於非常高速切換的環境下，且由於高速、中低解析度DAC 的設計

中，相對電流源準確度可容許的誤差範圍也較大，因此在我們4-bit DAC 的 設計中，輸出15 個電流源的部份，將晶片佈局設計時盡量使走線及元件對 稱匹配，期望可減輕降低可能發生的電流源不匹配問題。

另一方面，電流源有限的輸出阻抗（finite output impedance）也會大大 地影響Current-Steering DAC 的效能，實際開關電流源所具備的輸出阻抗是 與輸入訊號相關的（signal-dependant）且會因電路寄生電容的影響使得輸 出阻抗隨輸入訊號頻率增加而降低。這裡我們要更一般化的討論在高頻時 電流源的輸出阻抗與輸入頻率變化的關係，考慮一般簡單的開關電流源如 圖3.5(a)所示，電晶體 MCS操作在飽和區（saturation region）產生固定電流

且經由MSW,a.b根據輸入訊號切換選擇將此電流流經Vout或是Voutb的輸出；

為單一極點（pole）與零點（zero）的關係，極點頻率 2 1

1

C f r

ocs

p ⁼ π 且零點頻

率

2 C1

f

g

= π 。在一般的設計之中， _msw

ocs

r

g

，因此輸出阻抗的頻率響應如

圖 3.5(b)所示。低頻時的等效輸出阻抗約只有g_mr_o²，當頻率超過 f_p時輸出 阻抗的響應開始變小，直到超過 f_z時輸出阻抗降到約只剩 MCS的小訊號輸 出阻抗rocs，因此很明顯並不足以應用在相當高速的場合中，而且此種簡單 的電流源電路會因輸入訊號切換差動對 MSW,a.b之瞬間使電晶體通道內跑出 的電荷導致圖 3.5(a)節點 x 產生相當程度的電壓變化（ΔV_X ），致使 MCS定 義出的電流源大小因其VDS的變化發生通道長度調變的效應（channel-length modulation），造成電流源的不穩定。

為了解決這些問題，我們使用開關疊接電流源（Switched Cascode Current Source, SCCS）[29]，如圖 3.6 的架構來設計，在主要電流源電晶體 MCS上疊接MCAS，並在差動輸入開關MSW,a.b的上方也使用兩個恆為導通狀 態的電晶體MSCA,ab[33]，由於開關疊接電流源使用前級 CML Latch 的輸出 作為控制訊號，而前級CML Latch 因 10GHz 的高頻取樣訊號經由寄生電容 所產生的時脈饋入（feed-through）效應，使得 CML Latch 輸出的數位訊號 上帶有高速取樣訊號的擾動成分，因此若將此數位訊號直接用來切換電流 源開關電晶體 MSW,a.b，則此受到干擾的控制訊號源將會經由 MSW,a.b的寄生

電容CGD,SW,a.b耦合（couple）至輸出端，使最後輸出的類比電壓訊號上也帶

有 10GHz 成分的擾動，因此藉由開關 MSW,a.b上方疊接電晶體 MSCA,a.b的作 用除了可降低此一干擾。此外也由於整個電流源設計的輸出共模準位在偏 高的情況下，使得MSCA,a.b操作在飽和區，進一步使得整個電流源的輸出阻 抗可再增加約

( g

r

)

V_DD V_DD

圖3. 6 開關疊接電流源（Switched Cascode Current Source, SCCS）電路 計算圖3.6 開關疊接電流源的輸出阻抗，從輸出端往內看入的阻抗 Zimp

Z_imp(f)[Ω] Latch 後所連接控制的 15 組開關疊接電流源電路陣列（SCCS Array），其中 輸出端的負載是設計成on-chip 50Ω 的電阻，不過實際量測由於量測儀器也 提供的50Ω 輸入阻抗，所以 DAC 的輸出實際上是 double termination 的方 式，因此單位電流源被切換流至的輸出負載會是50//50=25Ω 的電阻值，而 必須根據25Ω double termination 的結果來設計單位電流源的電流量，使整 個DAC 的輸出可達到欲產生的擺幅（swing）大小。

M3 T15 T15b

圖3. 8 開關疊接電流源電路陣列（SCCS Array）

3.2 10GS/s 4-bit 類比數位轉換器（ADC）之設計

10GS/s 4-bit ADC 的方塊圖如圖 3.9 所示，誠如前一章所討論到的，若 要設計相當高速且中低解析度的 ADC，則 Flash 架構會是最好的選擇，因 此圖3.9 所示的方塊圖正是 Flash 形式的架構。

Circuit Bias

Comparator slice #3

Comparator slice #15

OR Array

30

30

Thermometer−to−Gray Encoder ⁸ CML Latches Gb[3:0]G[3:0] Digital outputs Comparator slice #2

Vi−

Vi+

Vdd

CLK+

CLK−

Vdd

Vdd Vref

To DAC

Comparator slice #1 Ladder x2

Resistor

Comparator Array Network

Matching Input

圖3. 9 超高速 10GS/s 4-bit 類比數位轉換器（ADC）之方塊圖 首先ADC 的類比訊號輸入端與取樣時脈訊號的輸入端都是由一組分壓 電阻所構成的網路，此組分壓電阻除了提供整個ADC 輸入為 50Ω 的阻抗，

以達成良好的匹配，使高頻訊號可以順利的輸入到電路當中之外，並將輸 入端後級的電路偏壓在設計的共模準位（common-mode level）。為了要達到 如此高速操作的需求，在系統層次的設計上，我們使用了幾種方式來解決 這些可能發生的問題。首先對於Flash ADC 而言的輸入級比較器電路，是 相當關鍵的部份，為了必須能夠處理承受高達數GHz 的高速輸入訊號，所 以比較器必須達到相當增益且足夠頻寬需求之設計，顯然可知只使用一般 的latch-comparator[17]是不足以應付這樣的應用需求，因此在我們比較器電 路的設計當中，使用了多級串接（multi-stage cascaded）的方式作設計，使

得比較器增益與頻寬的需求可同時被滿足。而構成比較器的前置放大器

（Pre-Amplifier） 電 路 中 ， 我 們 使 用 能 有 效 提 升 放 大 器 增 益 頻 寬 乘 積

（gain-bandwidth product, GBW）的主動式負回授（Active negative feedback）

放大器[34]，以使得設計頻寬高達 5GHz 以內的類比輸入訊號都能夠被比較 出結果並放大最後量化解析出正確的數位訊號；而在數位編碼器電路的設 計方面，採用格雷碼（Gray code）的編碼方式，透過 Gray code 的特點可降 低錯誤碼的發生機率。且為了要滿足超高速數位訊號的切換，所有的數位 邏輯閘電路與DAC 相同也都是使用 CML 電路來設計，達到最快的切換速 度並降低power/ground bounce 的干擾。

同樣由於輸入訊號經比較、放大並轉換的propagation delay 時間以及比 較放大後的數位訊號經過數位電路編碼的延遲時間也都相當容易超過半週 期的50ps，因此在 ADC 的取樣時脈訊號的路徑上，我們也使用了一連串的 clock buffers 作 Wave-pipelining 的機制。將比較器的輸出以及整個 ADC 的 最後輸出各使用一組電流式邏輯的Latch（CML Latch）來取樣訊號，這中 間編碼器的延遲時間就利用一串的clock buffers 來做補償，將輸入的高速取 樣訊號分級管線化傳遞下去，使得中間編碼器的延遲時間可以盡量被固定 住，以降低clock skew 對取樣時序的造成的負面影響，進而達到補償延遲 過大的目的。整個ADC 都為全差動的形式，可降低共模雜訊干擾或是電路 的偶次諧波失真的影響。

大致說明整個ADC 架構的主要特點之後，以下就分別將對各個比較主 要Block 的設計加以詳細說明。