第四章 電路模擬結果
4.2.3 ADC 功率消耗之模擬
表 4.2 列出了 ADC 類比與數位電路部份在供應電壓源為 1V 且取樣時 脈訊號在 10GS/s 時所模擬的平均功率消耗，類比電路的部分主要包含 15 組的Gilbert-Cell 與總共 45 個的 Active negative feedback Pre-Amplifier，共 消耗約 147mW；而完整比較器電路 Comparator slice 中最後一級的 CML Latch 因為其所處理的輸入訊號已接近數位訊號程度的擺幅，且為了避免類 比電路受到CML Latch 高速取樣訊號的干擾，因此使用數位部份的電源作 為其供應電壓源。剩餘主要的數位電路包含由 CML 邏輯電路構成的 Encoder 和最後用來使輸出訊號同步的 CML Latch 電路，以及數個用作 Wave-pipelining 的 clock buffer 也都是使用數位部份的電源，這些數位電路 佔用掉約130.6mW 的功率；整個 ADC 的功率消耗約為 277.6mW。
表4. 2 ADC 類比及數位部份電路模擬之各別功率消耗比較表
Power Domain Functional
Blocks
Power Consumption (mW) @ 1V supply
voltage & 10GS/s
Analog Part
(Resistor ladder) ×2
(Gilbert-Cell) ×15
(Active negative feedback Pre-Amplifier) × 45
(Bias Circuit) ×2
147.0
Digital Part
(Latched-Preamplifier) ×15
(CML based Encoder) ×1
(Retiming ouput CML Latch)
×4
(Wave-pipelining clock buffers) ×1
130.6
Total Power Consumption (mW)
@ 1V supply voltage & 10GS/s
277.6第五章
晶片可測試性設計、模擬與佈局
分析討論完10GS/s 4-bit DAC 與 ADC 個別的設計之後，本章節將解說 我們如何測試此組超高速資料轉換器對（Data Converter Pair），並且針對實 際測試上會遭遇到的問題來設計我們的量測晶片，也就是在實驗晶片中加 入一些測試機制的電路，作整個晶片的可測試性設計（Design-for-Testability, DfT），使得這些測試上的困難可以獲得解決。
5.1 可測試性設計（Design-for-Testability, DfT）
一般測量 DAC 的方式是給定取樣用的時脈訊號後，並由波形產生器
（Pattern Generator）所產生多位元的數位訊號來作為 DAC 的主要輸入訊 號，再透過示波器（Oscilloscope）觀察 DAC 的時域響應，或是利用功率頻 譜分析儀（Power Spectrum Analyzer, PSA）評估 DAC 頻域上的效能。然而，
對於 10GS/s 的 nyquist-rate DAC 而言，最快的輸入數位訊號頻率將高達 5GHz，目前市面上仍無能夠產生 5GHz 的數位訊號產生器，這使得對於我 們設計的10GS/s DAC 來說，將無法進行接近全速（at-speed）時的量測。
另一方面，量測 ADC 的方法是給予輸入的類比訊號源（stimulus）以及取 樣時脈訊號後，在ADC 的輸出端利用邏輯分析儀（Logic Analyzer, LA）抓 取並儲存ADC 輸出的有效數位結果。其中邏輯分析儀透過 ADC 送出的時 脈觸發訊號作為時序上的存取資料的依據，而對於Flash 架構的 ADC 而言，
取樣率（sampling rate）就等於其轉換率（conversion rate），因此邏輯分析
儀的取樣能力就必須要大於或等於待測ADC 的最大取樣率，才能對該 ADC 做頻寬內各種頻率的測試。之後再將邏輯分析儀擷取到的資料經由電腦或 其他輔助工具將結果做進一步的分析。然而目前市面上並無取樣率能高達 10G-Sample/s 的邏輯分析儀，因此實際測試將會遇到無法測試全速操作下 的10GS/s ADC。由前述討論可知在我們所設計之取樣率高達 10GS/s 的情 況下，我們將無法單獨針對 DAC 與 ADC 進行個別量測，此問題為目前高 速資料轉換器在測試時的最大問題。
為了順利完成 10GS/s DAC 與 ADC 全速運作下的完整測試，我們將 DAC 與 ADC 的配置設計成串接（cascade）的形態，以 ADC 串接 DAC 形 成digital loop-back[40]的方式進行所有量測，也就是 ADC+DAC Test，且在 ADC 與 DAC 之間我們設計了一組主要由數個開關電路以及 Buffer 所構成 的可測試性設計（Design-for-Testability, DfT）電路，其提供兩種測試模式
（Test Mode），分別為模式 A 的 Cascade Mode 與模式 B 的 Shuffle Mode，
如圖5.1 所示。
G3/G0
G0/G3 G1/G2 G2/G1
Vout+
Vout−
Vin−
Vin+
clk+
clk−
V V
8 8
Clock Digital
G3
G2
G1
G0
Control
ADC DAC
DfT Circuit Shuffle Mode
Cascade Mode
圖5. 1 可測試性設計（Design-for-Testability, DfT）之電路
經由選擇控制訊號 Control 將 DfT 電路作用在不同的測試模式，當
Control 訊號等於 0 時，為測試模式 A（Test Mode A），反之則為測試模式B
（Test Mode B）。
5.1.1 測試模式 A（The Test Mode A）
在測試模式 A－Cascade Mode 中，如圖 5.2 所示，ADC 的數位輸出
GADout[3:0]將會輸入到相對應之 DAC 數位輸入 GDAin[3:0]。在這樣的設定
下，使用高頻類比訊號產生器（Analog Signal Generator）作為整個測試晶 片的輸入訊號源，而ADC 串接 DAC 後的輸出訊號便可直接使用功率頻譜 分析儀（Power Spectrum Analyzer, PSA）觀測。如此一來，此組資料轉換器 便可以在10GS/s 的全速取樣率之下進行測試，可直接量測得到全速運作下 的動態參數結果，解決高速 ADC 與 DAC 單獨測試時的困難；另外在此模 式下，對ADC 輸入一差動的直流電壓，則 DAC 將會產生一相對應的輸出 電壓值，逐步改變輸入的直流電壓值之後，可得到 ADC 串接 DAC 的輸入 輸出轉換特性曲線（input-output characteristic curve），經由該曲線可直接計 算出ADC 與 DAC 各別的 DNL 和 INL，且此測得的 DNL 與 INL 也都會是 在10GS/s 的取樣率下得到的結果。
Vout+
Vout−
Vin−
Vin+
clk+
clk−
V V
8 8
Clock Digital
G2 G1
G0 G3
G2 G3
G1 G0
ADC DAC
圖5. 2 測試模式 A－Cascade Mode
5.1.2 測試模式 B（The Test Mode B）
測試模式B 主要是希望透過眼圖（Eye Diagram）的量測，以評估此組 資料轉換器對用於串列傳輸系統中，多位準（multi-level）的調變能力以及 最大可傳遞的資料傳輸速率（data rate）。我們藉由打亂（randomize）ADC 輸出接入到DAC 的數位訊號，使 DAC 所接收到數位訊號可以變成近似於 PRBS（Pseudo Random Bit Sequence）的訊號。然後可以在主要輸出（primary outputs），也就是 DAC 的輸出，使用示波器（Oscilloscope）量測得到 Eye Diagram。我們在不增加額外硬體電路的情形下，使用以下技巧打亂 ADC 輸出所送至DAC 的數位訊號：將 ADC 量化輸出之數位訊號中的最低有效 位元（Least Significant Bit, LSB）G0ADout，移位送至DAC 輸入的最高有效 位元（Most Significant Bit, MSB）G3DAin，而其餘ADC 的輸出位元也依照 類似的方式交錯移位輸入到 DAC 當中，如圖 5.3 所示，也就是 G0ADout
ÆG3DAin, G1ADout ÆG2DAin, G2ADout ÆG1DAin, G3ADout ÆG0DAin的交錯方式
（Shuffle）。如此一來可使 DAC 輸入看到的訊號變成近似於一隨機訊號
（random signal）。
Vout+
ADC DAC
2
（Quantization Noise）的訊號，其與輸入訊號的相關性程度最低，即與輸入 訊號較無關（independent of the input），也就是具備類似於雜訊般隨機
（random）的特性。因此若將 ADC 輸出的 LSB 訊號用來控制決定 DAC 超 過二分之ㄧ輸出量的MSB 訊號，這樣即可使大部分 DAC 的輸出結果變成 隨機的特性。利用此方式依序將ADC 輸出的 LSB-n 訊號用來控制 DAC 輸 入的 MSB-n 訊號，n≦3，就可產生更近似於四位元隨機訊號的結果，使 DAC 的輸出可以進行 Eye Diagram 的量測。
5.1.3 DfT 測試方式之驗證（Verification of the DfT concept）
為驗證前述ADC 串接 DAC 形成 digital loopback 的測試方式不會因非 理想 DAC 的干擾而使得 ADC 真實量測到的效能受到太大的影響，因此我 們透過MATLAB 設計模擬了一個理想 4bits DAC 動態參數響應對輸入訊號 頻率（Dynamic Parameters vs. Input Frequency）的關係，並與我們實際所設 計的DAC 模擬結果做比較，結果如圖 5.4 所示。其中在理想 4bits DAC 的 模擬當中，我們根據實際設計模擬的10GS/ 4bits DAC 其輸出端可能所具備 的總RC 時間常數（RC time constant），加入到理想 4bits DAC 的模擬環境 當中，也就是假定理想的 DAC 為一階指數充放電的系統（the first order exponential system），期望使模擬得到的結果可以較為客觀。
0.1 0.2 0.3 0.4 0.5
0 5 10 15 20 25 30 35 40
Normalized Frequency (Fin/Fclk)
dB/dBc
SNDR SNDR(ideal) SFDR SFDR(ideal)
圖5. 4 理想與實際設計之 4bits DAC 動態參數對輸入訊號頻率之模擬
從圖 5.4 的模擬結果可看出，比較理想與實際設計的 4bits DAC 兩者 SFDR 的響應曲線中，約在 0.2 到 0.4 倍(Fin/Fclk)的區間有較大差異，這可能 主要是由於實際設計之 10GS/s 4bits DAC 的有限電流源輸出阻抗（finite output impedance of the current source）所導致；但在 SNDR 的響應曲線中，
實際設計之DAC 確實相當接近理想的情況，顯示我們所設計之 10GS/s 4bits DAC 的效能在某種程度上的確相當貼近理想的 4bits DAC，也說明了 ADC 串接DAC 形成的 digital loopback 測試方式確實是可行的。
5.2 各種測試模式下之模擬結果
5.2.1 測試模式 A（Test Mode A）之模擬結果
如同先前所述，測試模式A 將 ADC 與 DAC 對應的輸出與輸入直接連 接起來，此模式對實際的測試晶片而言可做全速時的量測。圖5.5(a)與 5.5(b) 顯示在測試模式A 中，輸入一個低速 25V/μs 的漸增 ramp 訊號，且取樣訊 號為 10GHz 的 sinusoidal 訊號，得到的 ADC-DAC 輸入輸出轉換特性曲線
（input-output characteristic），可知 ADC 沒有 Missing code 且 DAC 為 Monotonic。
圖5.6 為相同的測試模式下，輸入一個約 1.4257GHz 的 sinusoidal 訊號，
取樣頻率為10GS/s，得到的同頻率類比輸出波形。將此時域波形取樣 1024 點的資料並作 FFT 的轉換後可得到圖 5.7 的頻譜結果（1024-point FFT），
計算此時的動態參數可得 SNR 為 26.52 dB、SNDR 為 26.14 dB，對應的 ENOB 可達到 4bits 的程度，而 SFDR 約為 36.95 dBc。可以注意到的是，這 些動態參數的模擬結果都比第三章單獨ADC 同頻率（1.4257GHz）輸入訊 號下的模擬結果還來得好，這主要是由於 DAC 本身的 Zero-Order Hold
（ZOH）效應所造成的，詳細原因將在下一小節有更詳盡的探討。
(a) ADC input 與 DAC output 之波形
(b) ADC input 對 DAC output 之轉換特性曲線
圖5. 5 測試模式 A 中模擬之 ADC-DAC 輸入輸出轉換特性曲線
圖5. 6 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 測試模式A 時模擬之輸出波形
ADC input
DAC output
ADC input
DAC output
0 1 2 3 4 5 -70
-60 -50 -40 -30 -20 -10 0
Frequency(GHz)
Power Spectral Density (dBFS/bin)
圖5. 7 輸入 1.4257GHz 之 sinusoidal 訊號且取樣率 10GS/s 時 測試模式A 時模擬所得之輸出訊號頻譜
1 2 3 4 5
0 5 10 15 20 25 30 35 40
Dynamic Parameters vs. Fin in the Test Mode A
Input Frequency (GHz)
dB/dBc
SNR SNDR SFDR
圖5. 8 測試模式 A 時 模擬之各種輸入訊號頻率與動態參數的關係
進一步改變輸入訊號的頻率，將測試模式 A 中各種輸入訊號頻率下得 到的動態參數繪成圖，如圖5.8 所示。其中在輸入訊號頻率 2.5GHz 至 3GHz 的區間內，SNDR 曲線下降的幅度達到 3 dB 的程度，可知在測試模式 A 的 模擬中，整個串接資料轉換器對的ERBW 約在 2.5GHz 到 3GHz 之間；SNR
Fin = 1.4257GHz @ 10GS/s SNR = 26.52 dB
SNDR = 26.14 dB SFDR = 36.95 dBc ENOB = 4.0 bits
的響應曲線則是直到輸入訊號頻率超過4GHz 之後才下降超過 3 dB。SFDR 在輸入頻率2.5GHz 以內的範圍內，都可達到 30 dBc 以上。不過必須知道 的是，這些動態參數的模擬結果實際上低估了ADC 真實的效能，因為 DAC 所造成的ZOH 效應，使高頻時的輸入訊號功率會被衰減（attenuate），原因 也在下一小節作探討。
5.2.2 DAC 之 Zero-Order Hold（ZOH）效應[50][51]
理想DAC 將一連串離散（discrete）的數位訊號轉換成連續（continuous）
的類比輸出訊號，數學可表達寫成：
（sequence），而
h
0(t
)為 Zero-Order Hold（ZOH）之脈衝響應（impulse response），其定義為：⎩⎨
（sampling frequency）。可知DAC 輸出的波形具有 ZOH 的特性，也就是轉 換離散時間訊號至連續時間訊號，並維持每次取樣轉換的輸出值穩定在一 個取樣週期時間（T）之內，為 piecewise-constant 型態的訊號。另外取樣保 持（Sample-and-Hold）電路之輸出也具有相同的特性，簡單的波形示意如
（sampling frequency）。可知DAC 輸出的波形具有 ZOH 的特性，也就是轉 換離散時間訊號至連續時間訊號，並維持每次取樣轉換的輸出值穩定在一 個取樣週期時間（T）之內，為 piecewise-constant 型態的訊號。另外取樣保 持（Sample-and-Hold）電路之輸出也具有相同的特性，簡單的波形示意如