應用於 SA ADC 之由低至高式校正演算法

另一種應用於 SA ADC 之校正法在隔年（西元 1984 年）被提出，其架 構如圖 2-6 所示。在申請專利[19]兩年後，作者本人 K.S TAN 又將此架構改 良且應用於雙端差動輸入的 SA ADC 之上[20]。

和前篇不同的是，此種架構之校正法是採用「由低至高（Bottom-up）」

的方式計算待校電容陣列中各電容之誤差，也就是先從計算 LSB 電容之誤 差量開始，至計算 MSB 電容之誤差量為止，由最小電容開始至最大電容結

束的方式。其中各組 DAC 皆以 Binary weighted capacitor 之架構完成，和先 前的架構相比，有著相對較低的功率消耗。

圖 2-6 所包含之附加元件大致和圖 2-3 所提出之架構類似，需要多一組 控制電路控制整體電路動作之時序、需要一組記憶體來儲存各個電容的誤差 校正項、以及需要一組誤差電容陣列（Error capacitor array）當做整體校正 演算法的核心。

圖 2- 6 應用由低至高演算法之 SA ADC 架構圖

而其類比部份之元件如圖 2-7 所示，以圖 2-7 講解其誤差計算之步驟。

其中 Capacitor array 為二進位加權式電容陣列，待校正部份為 C_N、C_N-1、 CN-2…C1，各元件之關係為：

C

_i+1=2

C

_i（i=1,2,3…,N-1），C1為單位電容，C0

為達成二進位權重之單位電容，C_cal為連接 Error capacitor array 之單位電容。

以計算 MSB、MSB_-1、和 MSB_-2這三顆電容之誤差量做範例說明。

誤差計算步驟得先從三顆電容中，最小的電容 MSB_-2電容 C_N-2開始計算

起。MSB_-2電容 C_N-2其理想值為

C

_tot 8

1 ，其中定義

∑

=

= ^N

i i

tot

C

C

0

。這種由低至高 的演算法也包含主要的兩個步驟。

圖 2- 7 文獻[19]所提出之 SA ADC 類比部分架構

步驟一，將開關 S_x導通，於是比較器的負端被接地，同時將各電容陣列 內，其中各電容下板開關之位置設定成：

{ S

_N,

S

_N−1,

S

_N−2,

S

_N−3,

S

_N−4,...,

S

₀

} {

= 0,0,0,1,1,...,1

} { S

_E6,

S

_E5,

S

_SE4,

S

_E3,

S

_E2,...,

S

_E0

} {

= 0,0,0,0,0,...,0

}

如此第一步驟為預先充電模式，此時比較器負端之電壓為 0，和前篇之 第一步驟原理相同。

第二步驟將開關 S_x關閉，於是比較器的負端進入電荷重佈模式，再將各 電容陣列內，其中各電容下板開關之位置設定如下：

{ S

_N,

S

_N−1,

S

_N−2,

S

_N−3,

S

_N−4,...,

S

₀

} {

= 0,0,1,0,0,...,0

}

{ S

_E6,

S

_E5,

S

_SE4,

S

_E3,

S

_E2,...,

S

_E0

} {

= 0,0,0,0,0,...,0

}

經由改變各電容陣列內，其中各電容下板開關之位置，使電荷重新分佈 後，由

∑

⁻

=

− = ³

0 2

N

i i

N

C

C

之關係，則電荷重佈的結果，將使比較器之負端出現一個 類比電壓。此類比電壓之型式和式（2.1）所描述的型式雷同，取決於

C

_N−2和

∑

⁻

= 3

0 N

i

C

i 之差異，此類比電壓即為電容

C

_N−2之誤差量。

和前篇論文之不同地方在於，SN和 SN-1由於和計算

C

_N−2之誤差量的步驟 無關，所以在此並不將其加入預先充電模式或是電荷重佈模式中，故在這兩 個步驟中將 S_N和 S_N-1保持在固定電位即可。

接下來的步驟中，利用 Error capacitor array 將比較器負端出現的，表示

−2

C

N 之誤差量的類比電壓數位化，此步驟因為 Error capacitor array 有七個位 元，所以總共需要七個時序完成數位化的動作，且將其儲存於記憶體內。接 著進入計算 MSB_-1電容 C_N-1之誤差量的步驟。

計算 MSB_-1電容 C_N-1之誤差量的第一步驟，仍然是將開關 S_x導通，於 是比較器的負端被接地，同時將各電容陣列內，其中各電容下板開關之位置 設定成：

{ S

_N^,

S

_N−1^,

S

_N−2^,

S

_N−3^,

S

_N−4^,...,

S

0

} {

= ^{0,0,1,1,1,...,1}

} { S

_E6,

S

_E5,

S

_SE4,

S

_E3,

S

_E2,...,

S

_E0

} {

= Error codeofCN-2

}

由於已經對 MSB_-2電容 C_N-2完成誤差計算，所以在此必須排除 C_N-2對 此次誤差計算步驟之影響，透過將 Error capacitor array 內各電容下板開關之 位置，設定成表示電容 C_N-2之誤差量的數位編碼，如此便能以「類比電壓」

的型式，在比較器的負端扣除此電壓。

接著第二步驟將開關 S_x關閉，於是比較器的負端進入電荷重佈模式，將

接下來的步驟中，利用 Error capacitor array 將比較器負端出現的，表示

−1 量時，Error capacitor array 之設定為：

{ S

_E6^,

S

_E5^,

S

_SE4^,

S

_E3^,

S

_E2^,...,

S

_E0

}

=

{

^{Error codeof}

( C

_N−2 +

C

_N−1

) }

如此可以發現，當欲計算誤差的電容數量上升時，Error capacitor array 內所設定之誤差量便會累積，故需要加大 Error capacitor array 之位元數來達 成此需求。節省了數位計算的面積，卻浪費了更大的 Error capacitor array 電 容面積，似乎看不出能有效減少的面積。

其另外三個主要缺失也和上篇雷同：「使用混合信號式校正」和「需要 兩個精準對稱的參考電壓」以及「當比較器負端出現負電壓時，開關 S_x之漏 電流疑慮」。故此篇專利也有待改進之處，但仍不失與上篇並列 SA ADC 校 正法唯二經典的光采。

在文檔中 一種應用於連續近似式類比數位轉換器之數位校正方法 (頁 45-50)