數位類比轉換器（Digital to Analog Converter）

在這個部份主要由數位類比轉換器消耗之功率、不實行校正演算法的電 容不匹配度對電路之影響、佈局時的寄生電容對電路之影響、電容陣列在晶 片內所佔之面積，等這四方面來選擇我們所需要的數位類比轉換器（Digital to Analog Converter, DAC）。

在 DAC 設計方面，一般都是由電阻或電容陣列所組成，而藉由連續近 似暫存器（SAR）所發出的控制信號來控制 DAC 中每一個電阻或電容是接

地或是接參考電壓，再由分壓原理或電荷重佈（Charge redistribution）原理

傳統二進位加權（Binary weighted）電容式 DAC 如圖 4-16 所示，其中 各元件之關係為

C

_i+1 =2

C

_i且

C

₀ =

C

₁，（i=1,2,3…,11），而就我們所關心的四點

以表示成： 到 11 位元以上的有效位元（Effective Number Of Bit, ENOB），則誤差量ε只 能為±0.097（％）。再考慮佈局和下線時產生之寄生電容影響，可知若要用

C₁₂

Sub-DAC Main DAC

2 3

其中 MDAC_bit 為 Main DAC 的位元數，Sub_DAC_bit 為 Sub DAC 的 位元數。可由（4.16）來推得表 4-1，由表中我們可知，佈局時 V_a點產生的 寄生電容值 C_p，再加上 C₀下板所產生的寄生電容，一般來說都要能小於 24f

法拉，才能將 Sub DAC 之誤差量對電路的影響降到最小。 Requirement：ENOB > 11 bits；Verror < ±1 LSB 架構 MDAC_bit Sub_DAC_bit Max. allowed Cap in

node Va

Power dissipation

1. 6-bit 6-bit 1.02C=24.36 f F 34.5 nW

⎟⎠ 位元以上的 ENOB，則ε約能為±0.097（％），±0.097％以內的誤差，可實現 度仍然太低，故有對 Main DAC 實施所提出之校正演算法的必要，我們期望 們需要一組校正用數位類比轉換器（Calibration DAC）負責這個角色。

由之前的討論中提到，我們希望 Calibration DAC 可以多取兩個冗位元

（Redundant bits, Guard bits）當作校正 LSB 之用，故我們取 Calibration DAC 的位元數為 Sub DAC 多兩個位元，也就是七位元的 Calibration DAC。

提出之數位類比轉換器最終如圖 4-18 所示，包含一組負責較高之七位 元、且對其實行校正演算法的 Main DAC、一組負責較低之五位元的 Sub DAC、以及一組校正時負責數位化 Vdac值的七位元 Calibration DAC。

VREF

VREF Calibration DAC

Cc

V

dac

C7

S7

Cs

Sub DAC C5 Main DAC

To comparator

圖 4- 18 提出之數位類比轉換器架構

Calibration DAC 的位元數直接影響了電路的最大校正能力，其選擇上有 些限制。若想要校正能力夠大，其位元數則必須向上延伸，位元數向上延伸 的話相對的電容數也要增加，這會導致電容面積再增加，所以只選擇七個位 元來實現 Calibration DAC。

另外位元數若向下延伸，取更多的 Guard bits 以期望能校正的更精準，

圖 4- 19 加上寄生電容後的數位類比轉換器

量大約和之前相同，約是±0.097％左右，也有必要實行校正。

七位元的 Calibration DAC，其最大可數位化之 Vdac值為 31.75 LSB，可

接著我們專注在探討 Calibration DAC 的精準度上，Calibration DAC 之 精準度要為何，才能將整體 ADC 的 ENOB 校正回 11 位元以上。我們假設

( )

LSB。聯立（4.27）和（4.28）得知，C_E6可容許的誤差約為+8％。

將電容 C_E6可容許的誤差+8％代入 Calibration DAC 之行為模型

（Behavioral model），可以發現此時 Calibration DAC 之 EONB 約為五位元，

可以和式（4.26）相呼應。在式（4.26）中發現，我們對數位化後的 Vdac作 15.75 儲存之。則當 Calibration DAC 精準度只有較高之五位元時：

5

也是可以實現的範圍。我們將以上的計算結果代入 Matlab 建立之 ADC 行為

藉由式（4.29），我們可以知道當單位電容 C 值愈小，所消耗功率就會 愈小，而主要由兩個方面來決定單位電容的值：即熱雜訊（Thermal noise）

的分析及製程限制，從分析熱雜訊的結果，可知能使用的電容值只需大於 10.7f 法拉即可，但由於此一電容值受限於製程佈局規則無法實現。故最後 考慮尖端放電之切角問題、在不違反佈局規則的前提下（Design rule），決定 使用的單位電容值約為 24f 法拉。

在佈局方面，為了增進各電容之間的匹配度，故三組 DAC 中的電容陣 列都以對稱中心（Common-centroid）的方式來擺放電容，盡可能的讓各單 位電容在 X、Y 軸上能夠均勻對稱，來達到更好的電容匹配度。DAC 之佈 局方式如圖 4-20 所示，我們將三組 DAC 呈 L 狀排列，如此各橋接之單位電 容（C_s和 C_c）其走線距離（寄生於 C_s和 C_c兩端之電容）將約略相等。

圖 4- 20 三組 DAC 之佈局

A 到 G 依序為 Main DAC 的電容 C₇到 C₁，I 到 M 依序為 Sub DAC 的電 容 C_s4到 C_s0，N 到 T 依序為 Calibration DAC 的電容 C_E6到 C_E0，H 為連接 Sub DAC 的電容 C_s，U 為連接 Calibration DAC 的電容 C_c。三組 DAC 總共 所佔面積約為 355μm x 220μm，其餘空白部份為 Dummy 電容。

在文檔中 一種應用於連續近似式類比數位轉換器之數位校正方法 (頁 127-140)