第四章 具校正功能之 12 位元 SA ADC 設計
4.3. 提出之 SA ADC 數位電路設計
4.3.2. 暫存器與 ALU 區塊
所提出之數位電路內，第二區塊為暫存器與 ALU 區塊，其架構由三塊 子區塊 A、B、C 構成，其架構如圖 4-25 所示。
暫存器與 ALU 區塊由暫存器陣列與加法器、累加器、右移器、二補數 轉換器等數位計算電路構成。接收來自控制區塊之輸出並將其儲存，並依第 三章所述方法進行數位運算得到待校正電容之誤差量的數位碼。在誤差計算 模式時負責儲存且計算各電容相對應的誤差量數位碼，在正常轉換模式時則 能根據目前比較器的輸出而累積此次轉換所對應的誤差量校正項。
圖 4- 25 提出之暫存器與 ALU 區塊架構圖
子區塊 A 由二補數系統轉換器、與暫存器陣列所構成。其接收來自控 制區塊之輸出（經由校正演算法後數位化的
D(V
dac)），與控制信號後（電容
編號控制信號 Cali_C7~ Cali_C1），判斷此 D[Vdac(i)]所對應的待計算電容編
號，並將其儲存於相對應的待計算電容編號之暫存器內。子區塊 A 內的二補數轉換器，根據控制信號 Pos_Cali 與 Neg_Cali 以及 Calculate 來動作。在 Neg_Cali 信號為 1 時，會先將接收到的 D(Vdac
)轉換成
二補數系統，增加一位元的符號延展後（Sign Extension）才儲存；反之在 Pos_Cali 信號為 1 時，是將 D(Vdac)直接增加一位元的符號延展後儲存。
最後在 Calculate 信號為 1 時，我們將在 Pos_Cali 與 Neg_Cali 時，儲存 的
D(V
dac)相結合，得到此待校正電容真正的 D(V
dac)值。應用二補數系統內
只有一個「0」的表示法之特性，我們只需要對正、負兩組 D(Vdac)作簡單的
「OR」運算，即可得到此待校正電容真正的 D(Vdac
)值。
子區塊 B 是計算與控制電路之核心，其功能為接收來自控制區塊中，所 對應的電容編號控制信號 Cali_C7~ Cali_C1，依序計算出對應的待計算電容 之誤差量值（DE
(i)）且儲存。子區塊 B 之功能函數可簡寫成式（4.30），故
其組成之元件應包含完成式（4.30）之運算所需之元件：( ) [ ( ) ] ( )
⎭ ⎬
⎫
⎩ ⎨
⎧ −
= ∑
+
= 7
2
11
x p
E dac
E
x D V x D p
D
（4.30）由式（4.30）可知，子區塊 B 內所含之元件為：一個右移器（右移 1 位 元，即完成除二之動作）、一個累加器、與一個加法器（以
A
−B
=A
+B
+1完 成減法操作），以及一組暫存器陣列等邏輯電路。子區塊 B 之另一功能為觀測電容 C7至 C1之誤差量數位碼，藉由外部控 制信號 OBS7至 OBS1可以選擇欲觀測之對應的電容編號。要注意的是，此 誤差量數位碼之輸出腳位和 ADC 之輸出腳位 D11至 D4是共用的，以節省晶 片被 PAD 所佔之面積。
子區塊 A 與子區塊 B 內的暫存器皆由標準 Flip-Flop 所構成，其中子區 塊 A 內所包含的暫存器為 168 bits，子區塊 B 內所包含的暫存器為 56 bits；
在佈局上則以 Clock 信號能夠均勻分布至各暫存器單元的「H-Tree」佈局法 完成。這些暫存器的值在結束誤差計算模式後即不再更新，直到重新開機、
或是按下 Reset 按鈕時，才會重新計算且更新該暫存器的值。
子區塊 C 為累加器之架構，其工作在具有校正功能的正常轉換模式，根 據目前比較器的輸出（D5~D11）而累積此次轉換所對應的誤差量校正項。最 後將此誤差量校正項輸出至數位電路最末級 Adder 後，和未校正的數位編碼 相加總，完成一次具有校正功能的 SA ADC 轉換動作。