第四章 具校正功能之 12 位元 SA ADC 設計
4.5. 電路模擬與驗證
為驗證電路之動作結果是否正確，我們以 Hspice 軟體對電路進行佈局 後的模擬與驗證。為比對測量之結果，模擬時的基本設定如下表 4-7 所示。
表 4- 7 進行 ADC 模擬時的基本設定
Parameters Setup
Supply voltage 1 V
Clock rate 560k Hz
Sample rate 40k Sample/s Input signal frequency 1k Hz
Input signal swing -1 dBFS
Model card TSMC 0.18μm CMOS (1P6M)
首先驗證具有誤差校正功能的轉換模式，我們代入之電容誤差量如表 4-8 所示。不啟動誤差校正功能時的輸出頻譜如圖 4-27 所示，啟動誤差校正 功能後的輸出頻譜如圖 4-28 所示。比較兩圖後可以發現，頻譜圖 4-27 上之 諧波失真（Harmonic distortion）在經過校正功能之後，的確是被有效地消除 了，使此 ADC 之 SNDR 與 ENOB 都能有效被提升。
表 4- 8 模擬時的電容誤差量設定 Sub DAC 5-bit
CS0 CS1 CS2 CS3 CS4 Cs Cp
1.064 2.123 4.256 8.512 17.055 1.063 0.652
Main DAC 7-bit
C1 C2 C3 C4 C5 C6 C7 Cm
1.062 2.129 4.257 8.454 16.908 33.657 67.232 3.699 Calibration DAC 7-bit
CE0 CE1 CE2 CE3 CE4 CE5 CE6 Cc Cpc
1.062 2.129 4.257 8.454 16.908 33.657 67.232 1.063 1.673
圖 4- 27 不啟動誤差校正功能時的輸出頻譜
Corner : TT
SNDR : 57.9 dB
ENOB : 9.4 bits
512 points FFT
圖 4- 28 啟動誤差校正功能後的輸出頻譜
而在不同 Corner 之下，我們亦比較其校正後的結果，觀察誤差校正功 能在各 Corner 是否可以正常動作，其結果如表 4-9 所示。
表 4- 9 各個 Corner 下啟動誤差校正功能之模擬結果 With Error + Calibration
Corner TT FF SF FS SS
SNDR (dB) 69.7 69.8 69.7 68.2 68.3
ENOB 11.3 11.3 11.3 11.0 11.0
由表 4-9 發現，誤差校正功能在各 Corner 下皆能正常動作，其表現相差 不多。最差的兩個 Corners 為 FS 與 SS，其原因為開關 Sv（對照圖 4-18）在 保持住誤差電壓時下降過快，導致數位化後的誤差量編碼與實際誤差量編碼
Corner : TT
SNDR : 69.7 dB
ENOB : 11.3 bits
512 points FFT
有所出入，使校正結果略為折扣。
接著我們進行「不啟動」誤差校正功能時的模擬，經由 RC 萃取程式，
試著將各電容與其寄生電容，利用佈局走線的方式，使各電容間呈現完美的 比例關係而進行模擬，其結果如表 4-10 所示。
表 4- 10 各個 Corner 下不啟動誤差校正功能之模擬結果 Without Error/Calibration
Corner TT FF FF, 1.1V,
-40℃ SF FS SS
SNDR (dB) 70.2 69.5 68.7 70.3 70.1 68.1
ENOB 11.4 11.2 11.1 11.4 11.3 11.0
由表 4-10 可知，假設各電容皆精確對稱且毫無誤差時，在各 Corner 下 之模擬結果也有不錯的表現。
接著對電路進行 ERBW（有效頻寬）之模擬，以驗證此電路之輸入信號 是否可以達到 Nyquist Rate（耐奎斯特頻率）。由於此模擬之結果，是由類比 電路部份之取樣保持電路與比較器級所影響，為節省模擬時間，繼續使用上 述之「電容完美匹配」且「不啟動校正功能」的設定。其結果如表 4-11 所 示，模擬結果製圖如圖 4-29 所示。
表 4- 11 不同輸入信號頻率對 SNDR 之模擬結果 ERBW Test
Fin (kHz) 1 4 8 12 16 20
SNDR (dB) 70.2 70.1 70.1 70.3 70.5 69.9
ENOB 11.4 11.3 11.3 11.4 11.4 11.3
由表 4-11 與圖 4-29 之分析，證明此 ADC 之 ERBW 是可以達到耐奎斯 特頻率的。
圖 4- 29 不同輸入信號頻率對 SNDR 之模擬結果分析圖
最後的測試模式為誤差觀測模式，代入表 4-8 之電容誤差量後進行模 擬，擷取各電容之誤差量數位碼製圖，如圖 4-30 所示。
圖 4- 30 誤差觀測模式之誤差量數位碼製圖
LSB MSB
將觀測所得之誤差量數位碼與 Matlab 求出之誤差量數位碼相比較，的 確相差無幾，證明誤差觀測模式是可以正常動作的。
最後我們分析整體 ADC 之消耗功率，各電源消耗之平均功率（Average power）如表 4-12 所示。
表 4- 12 ADC 各電源所消耗之功率 Avg. Power (μW)
PAVDD 8.11
PDVDD 7.53
PVREF 0.12
PVin 0.01
Total power 15.79
總結此 ADC 之模擬達到的預期規格表，如表 4-13 所示。
表 4- 13 ADC 模擬時所達到的預計規格列表 Parameters Result
Supply voltage 1 V
Clock rate 560k Hz
Sample rate 40k Sample/s Input signal swing Rail-to-rail
SNDR @ DCTT 70.2 dB
ENOB @ DCTT 11.4 bits
ERBW Nyquist rate
Resolution 12 bits
Power dissipation 15.79μ W
Process TSMC 0.18μm CMOS (1P6M)