具有深度 STI 的NMOSFET 之應變工程模擬

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(1)國立臺灣師範大學機電科技學系碩士論文指導教授：劉傳璽博士李昌駿博士具有深度 STI 的 NMOSFET 之應變工程模擬 Simulation of a sunken STI induced strained-NMOSFET. 研究生：鄧榮皓撰. 中. 華. 民. 國. 1. 0. 2. 年. 7. 月.

(2) Abstract The adoption of shallow trench isolation (STI) integrated with a contact etching stop layer (CESL) is regarded as an important technique in strain engineering that significantly boosts transistor mobility of nanoscale devices because the node technology of the metal-oxide-semiconductor field-effect transistor (MOSFET) is continually scaled down to 22 nm and beyond. A finite element method based on stress simulation is implemented in this research to investigate the effects of STI geometric profiles on n-type MOSFET performance. The mechanism for transferring STI and CESL intrinsic stresses under the aforementioned conditions to the silicon (Si) channel is explained by considering the major procedures of process-induced stress. Results indicate that the approaches of suitable sunken STI patterns are more useful than those of a flat STI prototype because a difference in the resultant stress distribution for the Si channel region is introduced by the device profiles. The piezoresistance effect of Si is being actively explored at present to improve the characteristic of transistors because this effect has been extensively used in mechanical stress technology. A crystal strain resulting in a change in electrical conductivity is observed because of the aforementioned piezoresistance effect. Induced mobility gains from STI and CESL stressors are systematically observed. Integrating a tensile CESL and an STI stressor region results in almost 10% to 20% enhancement in carrier mobility. The critical geometric factors of the NMOSFET structure significantly affect the stress distribution in the channel region. Therefore, four critical designed factors including S/D lengths, gate width, STI length and depth of STI are analyzed to ANOVA. However, the effect of the S/D length on the device i.

(3) performance enhancement of NMOSFETs with a sunken STI stressor combined with a tensile CESL can be accurately calculated using 3D stress simulations.. Keywords: STI, CESL, Finite element analysis, carrier mobility. ii.

(4) 中文摘要金氧半場效電晶體（MOSFET）節點技術不斷縮小至 22 奈米以下，因此在半導體應變工程中，接觸蝕刻終止層（CESL）與淺溝槽隔離（STI）被視為重要技術，兩種應力源可提高有效地電晶體的載子遷移率。而利用有限元素模擬的方法下，本研究探討在 n 型 MOSFET 中，STI 幾何結構對於電晶體性能的影響。在上述條件下主要是利用不同製程方法讓矽通道的產生通道應力轉換以及 CESL 的內應力的影響進行分析。由模擬結果得知，具有深度的 STI 結構較無深度的 STI 更有用處，因為應力源所造成的 Si 通道的應力分佈是較高的。此外，藉由壓阻效應，可提高電晶體的載子遷移率的性能提高，由於上述的壓阻效應，可做出結論整合 STI 和 CESL 應力源可以有效的提高中 10％〜20％載子遷移率。最後，對於電晶體應力分佈影響最重要的四個因子，閘極寬度、源∕汲極的長度、STI 的長度、STI 的深度。經過變異數分析結果後，源∕汲極長度與 STI 的深度這兩個因子對於載子遷移率增益的影響程度最為顯著。. 關鍵字：、接觸蝕刻終止層、淺溝槽隔離、有限元素模擬、載子遷移率. iii.

(5) 目錄第一章緒論 ......................................................................................................... 1 1.1 金氧半場效電晶體 .................................................................................. 1 1.2 應變矽之工程技術 ................................................................................ 1 1.3 有限元素法與實驗設計分析................................................................ 1 1.4 本論文研究方向 ...................................................................................... 2 第二章文獻回顧 ................................................................................................. 3 2.1 奈米金氧半場效電晶體 ........................................................................ 3 2.1.1 金氧半場效電晶體之類別與結構 ................................................ 4 2.1.2 電晶體基本操作特性 .................................................................... 5 2.1.3 轉移特性 ID-VG .............................................................................. 6 2.2 應變矽工程技術 ....................................................................................... 8 2.2.1 應力與應變關係 ............................................................................ 9 2.2.2 彈性模數與浦松比 ...................................................................... 10 2.2.3 等向性材料 .................................................................................. 10 2.2.4 應變矽的物理機制 ...................................................................... 11 2.3 電晶體結構與多重應力源 .................................................................... 12 2.3.1 矽鍺通道之應變 .......................................................................... 13 2.3.2 源/汲極填入矽鍺或矽碳合金 ..................................................... 14 2.3.3 接觸孔蝕刻終止層之影響 .......................................................... 17 2.3.4 淺溝槽隔離結構之影響 .............................................................. 23 2.3.5 具矽鍺合金通道與 CESL 應力的結構 ...................................... 27 iv.

(6) 2.3.3 源/汲極填入矽鍺合金或矽碳化合物與 CESL 應力結構 ......... 29 2.4 壓阻效應 ................................................................................................ 33 第三章實驗設計 ............................................................................................... 34 3.1 有限元素分析 ........................................................................................ 34 3.1.1 有限元素模型建立與求解 .......................................................... 34 3.1.2 模型的簡化 .................................................................................. 35 3.1.3 模擬材料之性質與元素特性 ...................................................... 37 3.1.4 材料之參數與邊界條件 .............................................................. 39 3.2 具有深度的 STI 結構 ............................................................................. 39 3.2.1 模擬步驟流程 .............................................................................. 39 3.3 因子設計與變數分析 ............................................................................. 40 3.2.3 反應曲面法 .................................................................................. 41 3.2.3 最陡上升法 .................................................................................. 42 3.2.3 中央合成設計 .............................................................................. 43 3.2.3 Box-Behnken 設計 ...................................................................... 44 3.2.3 其他反應曲面設計 ...................................................................... 45 3.2.3 模擬驗證與參數條件 .................................................................. 46 第四章結果與討論 ........................................................................................... 48 4.1 具深度 STI 與無深度之元件的影響 ..................................................... 48 4.1.1 探討 STI 應力對有具深度 STI 與無深度之元件的影響 .......... 51 4.1.2 探討 CESL 拉應力對 STI 深度與無深度之模擬元件的影響 .. 54 4.1.3 探討 CESL 拉應力與 STI 應力對 STI 深度之模擬元件的影響 ............................................................................................................... 55. v.

(7) 4.1.4 探討 CESL 拉應力與 STI 應力對 STI 深度與無深度之載子遷移率的影響 ............................................................................................... 57 4.2 變異數分析 ............................................................................................. 58 4.3 反應曲面法 ............................................................................................. 62 第五章結論與未來展望 ................................................................................... 66 5.1 探討具有無深度 STI 結構對半導體元件的影響 ................................. 66 5.1 因子設計與分析 ..................................................................................... 67 5.2 未來展望 ................................................................................................ 67 參考文獻 .............................................................................................................. 68. vi.

(8) 表目錄表 2-1 壓阻係數 ................................................................................................... 33 表 3-1 兩個因子的變異數分析變異數分析表 ................................................... 41 表 3-2 各材料參數數據表 ................................................................................... 47 表 4-1 各個因子的低水準與高水準 ................................................................... 59 表 4-2 24 矩陣的因子設計 ................................................................................... 60 表 4-3 各因子的組合之 ANOVA 分析 .............................................................. 62 表 4-4 最陡上升法步伐表 ................................................................................... 64 表 4-4 模擬與配置模型方程式間的誤差值 ....................................................... 65. vii.

(9) 圖目錄圖 2-1 國際半導體技術藍圖所提出各技術節點的臨界元件通道長度與尺寸之預測 ........................................................................................................................ 3 圖 2-2 N 型電晶體結構 ......................................................................................... 4 圖 2-3 電晶體輸出特性 ID - VD 圖 ........................................................................ 6 圖 2-4 轉移特性圖以及電導與 VG 之關係圖 ...................................................... 7 圖 2-5 利用此應變矽當一虛擬基板(virtual substrate)製作元件 ........................ 8 圖 2-6 應力-應變圖 .............................................................................................. 9 圖 2-7 縱向應變與橫向應變圖 ........................................................................... 10 圖 2-8 電子的導電帶能谷受到拉伸應力後之結果 ........................................... 11 圖 2-9 電洞的價電帶能谷受到拉伸應力後改變能量改變之結 ...................... 12 圖 2-10 矽鍺通道 (SiGe Channel) 用於電晶體結構 ........................................ 13 圖 2-11 矽與鍺材料結合所產生之最終晶格大小示意圖 ................................. 14 圖 2-12. 矽鍺晶格對於通道所引致之應變矽 .................................................. 14. 圖 2-13 源／汲極重填矽鍺合金之電洞遷移率比較 ......................................... 16 圖 2-14 源汲極重填矽鍺對於通道的影響 ......................................................... 16 圖 2-15 源／汲極重填矽鍺合材料製程流程 ..................................................... 17 圖 2-16 源／汲極重填矽碳材料的製程流程及對通道之影響 ......................... 17 圖 2-17 電晶體的 SEM 剖面圖........................................................................... 18 圖 2-18 CESL 在不同通道長度下對於元件通道應力狀態的影響 .................. 19 圖 2-19 三軸方向之正向應力對於載子遷移率的影響 ..................................... 19 圖 2-20 CESL 頂部部分作用在電晶體元件結構之示意圖 .............................. 20 viii.

(10) 圖 2-21 CESL 側壁部分作用在電晶體元件結構之示意圖 .............................. 21 圖 2-22 CESL 底部部分作用在電晶體元件結構之示意圖 .............................. 21 圖 2-23 在不同應力區域與閘極長度對於通道在 X 方向之應力曲線圖 ........ 22 圖 2-24 在不同應力區域與閘極長度對於通道在 Y 方向之應力曲線圖 ........ 22 圖 2-25 在不同應力區域與閘極長度對於通道在 Z 方向之應力曲線圖 ........ 22 圖 2-26 在頂部、側壁與底部的 CESL 對於通道的間接影響 ......................... 23 圖 2-27 在(Outside Diameter，OD)表面植入矽所產生之非晶矽層 ................ 24 圖 2-28 模擬緩衝層有無影響通道應力之所產生的變化 ................................. 24 圖 2-29 NMOS 與 PMOS 具有應力阻擋層影響開關特性之實驗數據圖 ....... 25 圖 2-30 NMOS 與利用 HDP 和 SACVD 沈積出 STI 之 TEM 圖 ................... 26 圖 2-31 提升載子遷移率需在具不同晶格方向之通道其所施加的應力方向 . 26 圖 2-32 在不同的源/汲極長度尺寸對於轉移特性之變化................................ 26 圖 2-33 不同的源/汲極長度與閘極寬度分別對於 N/P MOSFET 的驅動電流之影響 .............................................................................................................. 27 圖 2-34 元件具 CESL 與矽鍺通道之 SEM 結構圖 ........................................... 28 圖 2-35 元件具 CESL 與矽鍺通道之多重應力源的製造流程 ......................... 28 圖 2-36 多重應力來源對於元件開關特性之影響 ............................................. 29 圖 2-37 多重應力來源對於驅動電流之影響 ..................................................... 29 圖 2-38 源/汲極填入矽鍺或矽碳與具應力 CESL 多重應力源之結構示意圖 30 圖 2-39 源/汲極區域同時填入矽鍺合金與 CESL 之開關特性圖 .................... 31 圖 2-40 元件通道寬度對影響具 SiGe 合金之元件通道應力趨勢 ................... 31 圖 2-41 元件通道寬度對影響具 SiC 合金之元件通道應力趨勢 ..................... 32 圖 2-42 具矽碳合金支元件於變化通道寬度尺寸時之驅動電流趨勢圖 ......... 32 圖 3-1 三維的應力結構 ....................................................................................... 36 圖 3-2 模型簡化為平面應變 ............................................................................... 36 ix.

(11) 圖 3-3 三維薄板之結構 ....................................................................................... 37 圖 3-4 模型簡化之平面應力 ............................................................................... 37 圖 3-5 平面元素單元 ........................................................................................... 38 圖 3-6 實心元素單元 ........................................................................................... 38 圖 3-7 模擬步驟流程 ........................................................................................... 40 圖 3-8 一階反應曲面和最陡上升路徑 ............................................................... 43 圖 3-9 二因子之中央合成設計法 ....................................................................... 44 圖 3-10 三因子的 Box-Behnken 設計................................................................. 44 圖 3-11 應力模擬之驗證結構圖 ......................................................................... 46 圖 3-12 在不同元件閘極寬度下模擬驗證文獻 2D 與 3D 應力值之模型 ....... 47 圖 4-1 電晶體之模擬模型之上視圖 ................................................................... 49 圖 4-2 有限元素模擬分析之結構圖 ................................................................... 49 圖 4-3 具有深度的 STI 結構圖 ........................................................................... 50 圖 4-4 無深度的 STI 結構圖 ............................................................................... 50 圖 4-5. 1.5 GPa 拉應力的 CESL 與 250MPa 拉應力、250 壓應力的 STI 在不同的 STI 深度下的應力分佈之變化 ................................................... 51. 圖 4-6. 250 MPa 的 STI 拉應力在不同的閘極寬度下的應力曲線之變化 ... 52. 圖 4-7. 250 MPa 的 STI 壓應力在不同的閘極寬度下的應力曲線之變化 ... 52. 圖 4-8. 250 MPa 的 STI 拉應力在長與短閘極寬度下對於通道應力的影響 ............................................................................................................... 53. 圖 4-9. 在具有深度與無深度之 STI 對於通道應力的影響 ............................ 53. 圖 4-10. 1.5 GPa 的 CESL 拉應力在不同的閘極寬度下的應力曲線之變化 ............................................................................................................... 55 x.

(12) 圖 4-11. 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力、250 壓應力的 STI 在不同的閘極寬度下的應力曲線之變化 ............................................... 56. 圖 4-12. 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力在長的閘極寬度與短的閘極寬度之應力分佈圖 ....................................................................... 56. 圖 4-13 各種應力下在不同的閘極寬度所得出載子遷移率 ............................. 57 圖 4-14 電晶體元件之上視圖 ............................................................................. 59 圖 4-15 因子間的常態機率分佈圖:各因子對載子遷移率之權重 ................... 61 圖 4-16 具有無深度的 STI 與源汲極的長度兩因子間作用對載子遷移率增益之等高線圖 ........................................................................................... 63 圖 4-17 沿著最陡上升路徑之載子遷移率對步伐圖 ......................................... 64 圖 4-18 具有無深度的 STI 與源汲極的長度兩因子間作用對載子遷移率增益之反應曲面圖 ....................................................................................... 65. xi.

(13) 第一章緒論 1.1 金氧半場效電晶體隨著科技不斷地進步，積體電路也隨著微縮，讓各種的電子產品變為更輕薄短小且運算的速度也大幅的提升。其中，操作的晶片主要是以電晶體元件為主，而電晶體的結構組成為多晶矽閘極、氧化層、源/汲極與矽基板，而本研究也會介紹電晶體的特性與結構。. 1.2 應變矽之工程技術由於電晶體通道長度越做越小，也即將快到達極限，因此提升電晶體元件的驅動電流變得格外重要，而依據驅動電流的公式可知，驅使讓電流提升的因子主要有提升氧化層中的電容與提升載子遷移率。提升氧化層中的電容可以使用較高的介電質材料，而提升載子遷移率可使用應變矽工程技術，讓 N 或 P 型電晶體的通道產生有效的應力，來增加元件的特性，因此本研究主要來探討應變工程對於電晶體的特性。. 1.3 有限元素法與實驗設計分析在本研究是以有限元素分析法來模擬電晶體所產生之應力。因此透過材料的參數設定、邊界條件的設定與材料性質來進行二維與三維的模擬分析。將模擬分析的結果加以分析，接著選取幾個重要的因子進行實驗設計法找出反應曲面，而加以推論出最佳化之結果，此模擬方法、實驗流程與結構說明將於第 3 節細述。. 1.4 本論文研究方向首先討論模擬材料性質與參數設定，其設計出一個電晶體的模型藉由改變結構的尺寸與應力源的不同來求得出通道內的應力分布結果再進行物理上的分析。而本研究主要針對 STI 結構做模擬分析，分為具有深度的 STI 1.

(14) 結構與沒有深度的 STI 結構並且結合兩種不同應力情形下與接觸蝕刻終止層結構做出分析討論，將應力分佈與應力趨勢的結果利用壓阻係數來估算載子遷移率之增益。而本研究先以二維的進行模擬接著三維模擬，主要是來比對二維與三維間是否有何對應。最後再選取四個重要因子來做因子實驗設計來找出最佳化之結果。. 2.

(15) 第二章文獻回顧 2.1 奈米金氧半場效電晶體隨著時代進步，積體電路不斷地微縮，讓各式的電子產品與設備產生朝向更輕、更薄、更短、更小的方向發展。然而，當奈米尺度之高科技技術逐漸成熟，藉由奈米尺寸等級技術，所生製造的產品，運算效能較前一世代之產品益加多元與快速。其中，奈米技術主要應用之一為積體電路，所謂積體電路是由電晶體、電容、電感，與二極體等相關電子零件所組合而成。因積體電路之設計可以用做許多用途，固許多研究已積極地探討積體電路內的各種電晶體特性與結構。如圖2-1所示，為國際半導體技術藍圖(Industrial Technology Research Institute，ITRI roadmap)所提出之各技術節點的最小元件通道長度與尺寸之預測[1]，範圍由1970 年的10 μm 技術節至2000 年之後100 nm 以下的節點技術。英特爾(Intel)公司前總裁摩爾博士 (Dr. Goden Moore)提出著名的摩爾定律 (Moore’s Law)，其內意含晶片內之電晶體密度每18 個月成長一倍，亦即每約二年技術節點就會前進一個世代，而節點臨界長度會縮小為約0.7 倍，因此而電晶體密度迅速增加與成長[2]。. 圖2-1 國際半導體技術藍圖(Industrial Technology Research Institute，ITRI roadmap)所提出各技術節點的臨界元件通道長度與尺寸之預測[1] 3.

(16) 2.1.1 金氧半場效電晶體之類別與結構金氧半場效電晶體依做動方式可分成兩大類，一為 N 型電晶體 (N-type MOSFET，NMOSFET) ；另一為 P 型電晶體 (P-type MOSFT，PMOSFET)。在 N 型電晶體中，半導體基底為 P 型，而源極與汲極為重摻雜的 N 型(簡稱 N+)。另一方面，P 型電晶體其半導體基底為 N 型，而源極與汲極區域為重摻雜之 P 型(簡稱 P+)。以 N 型半導體為例如圖 2-2[3]所示，半導體基底 (substrate)為 P 型的矽 (Si)基板，而絕緣層材料多採用二氧化矽 (SiO2)，以熱氧化法長成，故亦稱為閘極氧化層(Gate Oxide Layer)；結構最上方為閘極 (Gate)，其材料為多晶矽(Poly-silicon) 為主，閘極左右兩邊為源極與汲極 (Source / Drain)，其為重摻雜 n 型，以 n+表示。. 圖 2-2 N 型電晶體結構[3]. 4.

(17) 2.1.2 電晶體基本操作特性在一般電晶體元件，將源極與基板接地，而在源極端輸入汲極電壓 VD，其得輸出汲極電流 ID，此為電晶體的輸出特性。而 N-MOSFET 輸出特性曲線主要可以分成截止區、線性區與飽和區，如圖 2-3[4]所示。輸出特性(output characteristics)是將源極端和基底端接地，而由汲極電流 ID 和汲極電壓 VD 所構成的曲線。而可分成截止區、線性區與飽和區(如圖下)。當閘極電壓 VG 小於臨界電壓 VT 時，稱之為截止區。而當外加電壓 VG 大於臨界電壓 VT 時，半導體表面開始形成通道，而電子會從源極經由反轉層通道流向汲極端。此時 ID-VD 曲線呈現近似線性關係，稱之為線性區。而線性區的輸出電流公式 [4] 如下： I D   n COX. W L. 2  VD    V  V V   G  T D 2  . (2.1). 當外加的閘極偏壓大於臨界電壓 (VG > VT)，且汲極端電壓 VD 持續增加，而此偏壓須大於閘極偏壓減掉臨界電壓 (VD > VG – VT)時，會使得汲極電流 ID 會到達飽和之狀態，此時汲極電流 ID 稱之為汲極飽和電流 IDsat。由於夾止點之電壓為 VDsat，因此由源極流到夾止點的電子數目會保持不變，此稱之為飽和區。而飽和區的輸出電流公式[4]如下： I D sat . 1 W  nCOX VG  VT 2 2 L. (2.2). 其中，ID 為汲極電流，μn 為載子的遷移率 (Carrier Mobility)，Cox 為單位面積下之氧化層電容值， L 為電晶體通道的長度，W 為電晶體通道的寬度， VG 為閘極的偏壓，VT 為臨界電壓，而 VD 為汲極之偏壓。. 5.

(18) 圖 2-3 電晶體輸出特性 ID - VD 圖[4]. 2.1.3 轉移特性 ID-VG 在某一固定的汲極偏壓下，汲極端的電流 ID 與閘極偏壓 VG 之關係所表示，稱之為轉移特性(Transfer Characteristics)。而在線性區汲極電壓 VD 值很低時(0.05V 或 0.1V)，會得知 ID 與 VG 間呈現一斜直線，而藉由此直線的斜率可根據實驗數據來決定遷移率與臨界電壓值。然而由公式(2.4)可知轉移電導(transconductance) gm 可以作為參考電晶的增益，因 gm 對 VG 的關係圖是由圖 2-4 轉移特性曲線上各點的斜率所構成的。其定義如下式[4]：. 6.

(19) I D   n COX. gm . I D VG. W (VG  VT )VD L.   n COX VD 常數. (2.3). W VD L. (2.4). ID. slope . n Cox W L.  VD. VG. VT. gm gm, max. VG. VT. 圖 2-4 轉移特性圖以及電導與 VG 之關係圖. 7.

(20) 2.2 應變矽工程技術應變矽技術最早是由史丹佛大學與麻省理工的研究團隊所提出，其概念是將矽鍺基板 (SiGe Virtual Substrate)的方式將矽成長於虛擬基板上，如圖 2-5 [6][7]，此製程是利用矽與鍺材料其晶格常數 (Lattice Constant)不匹配，致使矽通道產生應變，此方法可以有效地提高通道之載子遷移率。因此應變的技術之發展延伸至各式元件區域與結構，例如：以氮化矽 (Silicon Nitride， SiN)作為接觸孔蝕刻終止層 (Contact Etch Stop Layer，CESL)、矽成長於矽鍺虛擬基板上、淺溝槽隔離 (Shallow Trench Isolation，STI)製程、矽碳 (Silicon Carbon，SiC) /矽鍺 (SiGe) 重填於源極與汲極等等。對於先進矽積體電路而言，導入外界應力至的通道用以提升元件效益之觀念為目前主流的技術。. 圖 2-5 利用此應變矽當一虛擬基板(virtual substrate)製作元件[6]. 8.

(21) 2.2.1 應力與應變關係材料因受力而產生變形，當導入幾何尺寸之影響即可轉換為受到應力而產生對應之應變。上述應力與應變之間的關係稱之為材料的組成律。由圖 2-6 可知，將延性材料正向應力  與  正向應變之間的關係繪製成圖則稱之為應力-應變圖 (Stress-Strain Diagram)；應力與應變間成線性關係，即為線性彈性區。可由虎克定律 (Hooke’s law)予以描述，其公式(2.5)所示。當材料在比例限以後，欲增加應變而所需增加之應力明顯減緩，此現象稱此點為降伏點(yielding)。當負載繼續提高，致使應力達到最大拉伸應力後，此時的應力不會再增加或是出現微小波動，但應變卻迅速增大，表示材料或試片已經完全失去抵抗形變的能力。上述最大拉升應力點亦又稱為極限強度 (Ultimate Strength)；超過極限強度則試片之破裂將隨時發生，直到破裂點產生為止[8]。.   E . (2.5). 其中 E 為楊氏模數，  為應變，  為應力。.  降伏點. 極限強度破裂點. 比例限. E 1. 彈性區降伏區. 塑性區. 圖 2-6 應力-應變圖[8]. 9. .

(22) 2.2.2 彈性模數與浦松比當物體受到拉力或壓力作用時，物體受力方向的長度會伸長亦或縮短，而該材料側邊會對稱地縮短亦或伸長。如圖 2-7 所示，沿著作用力方向的變形量之發生與正向應力同號，稱為正向應變或縱向應變(Longitudinal Strain)。而垂直作用力方向之變形量會發生與正向應力異號的側向應變，稱之為橫向應變。而橫向應變與縱向應變之比值稱為浦松比(Poisson΄s Ratio)以符號 ν 表示之。假設材料在線彈性情況下其浦松比可由公式(2.6)予以表示之[8]。. 圖 2-7 縱向應變與橫向應變圖[8]. b 橫向應變  (浦松比)   D  縱向應變 L. 10. (2.6).

(23) 2.2.3 等向性材料材料可分為等向性 (isotropic) 與非等向性 (anisotropic) ，以及均 (homogeneous)與非均質(non-homogeneous)。等向性是指在材料內部在任意方向的性質都是一樣的。例如：若材料在所有方向的楊氏模數與浦松比都相同時，即彈性係數與方向無關，稱材料具有等向性，而均質性是指材料內部任意位置的性質均為相同。許多材料在固體力學的分析計算上，都可視為等向性且均質性，例如銅、鋼、鋁等。. 2.2.4 應變矽的物理機制半導體能帶理論中，說明能階的分裂，可以形成導電帶與價電帶。在絕對零度時，電子佔據最低能量態位，因此所有態位均被電子所填滿，稱為價電帶；而較高能量態位未讓電子佔據之區域，稱為導電帶。若矽材料未受到結構應力應變的影響時，由圖2-8得知；導電帶上的六個能谷其能量簡併，而價電帶上的電洞以輕電洞與重電洞其簡併。當遭受到雙軸拉伸應力的作用後，平面上的晶格受到拉扯而垂直方向的晶格被擠壓，因此對應到Kx與Ky 方向之能谷能帶會上升；而Kz方向的能谷能帶會下降。然而，大部分電子都集中在能帶較低的能谷上，是故會降低有效質量；此外，應變所引起之能帶分離，亦可以有效地降低能谷間的散射率，進而改善電子載子遷移率。另一方面，對電洞而言其作動機制，如圖2-9所示，原本輕電洞能帶 (Light Hole) 與重電洞能帶 (Heavy Hole)在無外加能量時為重疊，但當遭受拉伸應變，輕電洞能帶上升而重電洞能帶下降；而輕電洞能帶之能量較低，故出現在輕電洞能帶的電洞機率較高，且其有效質量較低，進而提高電洞的遷移率[5]。. 11.

(24) 圖 2-8 電子的導電帶能谷(Conduction Band Valley)受到拉伸應力後之結果[5]. 圖 2-9 電洞的價電帶能谷受到拉伸應力後改變能量改變之結果[5]. 12.

(25) 2.3 電晶體結構與多重應力源此章節將回顧討論單一應力源的影響與各種應力源之結合驅使讓單晶體元件達到良好特性之相關文獻。. 2.3.1 矽鍺通道之應變將矽鍺通道 (SiGe Channel) 用於電晶體結構中，因為含有鍺材料會提高載子遷移率；在傳統的製程中矽鍺合金可直接於晶圓上形成，如圖2-10所示[7][9]。若使用矽與矽鍺材料所形成之異質結構 (Hetero-Structure)作為電晶體的載子通道，稱為矽鍺通道技術，此結構能有效地改善驅動電流並且適用於P型電晶體與N型電晶體元件。利用矽與鍺的晶格常數不匹配，矽的晶格常數為5.431 Å，鍺為5.646 Å ，相差約為4%，如圖2-10所示，若成長矽鍺合金(Si1-xGex Alloys)其晶格常數則會略大於矽，如圖2-11所示。因此若將矽沉積於鬆弛矽鍺合金上，由於磊晶成長，晶格常數較小的矽原子勢必受到一橫向的張力，進而造成應變，而此層矽便稱為應變矽。. 13.

(26) 圖 2-10 矽鍺通道 (SiGe Channel) 用於電晶體結構[9]. Ge= 5.65 Å. Si= 5.43 Å. Si(1-x)Gex = (1-x)*5.43+x*5.65 Unit：Å 圖 2-11 矽與鍺材料結合所產生之最終晶格大小示意圖. 14.

(27) 圖 2-12 矽鍺晶格對於通道所引致之應變矽[9]. 2.3.2 源/汲極填入矽鍺或矽碳合金在電晶體元件中利用在源/汲極填入矽鍺或矽碳材料引致的應力機制，驅使通道產生應變而提升電子或電洞的遷移率，而對於 P 型電晶體而言，源 /汲極填入矽鍺所得到的電洞遷移率會提升約 50%，無論是在電場強度大小為何，皆較先前之製程所得到的遷移率為高，如圖 2-13 所示。此外，如圖 2-14 所示，在源/汲極中填入鍺材料，而鍺的原子晶格較矽的晶格大，因此矽鍺合金填入源/汲極對於通道會產生壓縮應力[10] [12]。就製程而言，是在側壁形成後，將源/汲極區域利用非等向性蝕刻的方式蝕刻溝槽，並且以化學氣相沈積 (Chemical Vapor Deposition，CVD)將摻有矽鍺填入溝槽中；接著再用快速熱退火 (Rapid Thermal Annealing，RTA)，讓離子活化與修補損壞區；最後在製作矽化合物 (Silicide)的製程。該製程步驟於圖 2-15。相似的方式用於矽碳合金之重填。在 N 型電晶體是在源/汲極區域填入碳，因為 15.

(28) 碳原子晶格較矽的為小，因此對於元件通道會產生拉伸應力，如圖 2-16[11][13]。因此為通道中的應力大小與分佈，主要是受到鍺/碳的濃度、矽鍺/矽碳的厚度，以及通道的長度等因子的影響。. 圖 2-13 源／汲極重填矽鍺合金之電洞遷移率比較[10]. 圖 2-14 源汲極重填矽鍺對於通道的影響[12] 16.

(29) 圖 2-15 源／汲極重填矽鍺合材料製程流程[11]. 圖 2-16 源／汲極重填矽碳材料的製程流程及對通道之影響[13] 17.

(30) 2.3.3 接觸孔蝕刻終止層之影響在應變矽技術，接觸孔蝕刻終止層 (Contact Etch Stop Layer，CESL)通常會以氮化矽 (SiN)作為 CESL 層的材料，如圖 2-17 所示[14][16][17]。而 CESL 應力的傳遞會依通道長度之不同而有所改變。當電晶體具在長通道尺寸時，此時的 CESL 應力會與元件通道所產生的應力相反；如圖 2-18，而在短通道尺寸時，CESL 的應力會直接傳遞至元件通道中，故通道應力與 CESL 的作用方向是相同的。而圖 2-19 所示分別為三軸應力狀態對於 MOSFET 元件之操作性能的影響；在 N 型電晶體元件的通道而言，通道長度 (即 x 軸方向)須為拉伸應力；即通道寬度 (y 軸方向)須為拉伸應力而 z 軸方向(即通道高度)須為壓縮應力，這些應力的產生對於載子遷移率會有大幅地提升效果。在另一方面，P 型電晶體而言，通道長度 (即 x 軸方向)須為壓縮應力；通道寬度 (即 y 軸方向)須為拉伸應力而通道高度 (即 z 軸方向)須為拉伸應力，這些應力的產生對於載子遷移率會有大幅的提升。. 圖 2-17 電晶體的 SEM 剖面圖[14]. 18.

(31) 圖 2-18 CESL 在不同通道長度下對於元件通道應力狀態的影響[14]. 圖 2-19 三軸方向之正向應力對於載子遷移率的影響[10]. 19.

(32) CESL 應力的傳遞依作用在元件結構上之位置大致上可以分成三大區域，頂部 CESL、側壁 CESL 與底部 CESL；其示意圖分別如圖 2-20、圖 2-21、以及圖 2-22 所示[15]。在頂部 CESL 的應力部份，主要影響於通道高度 (即 z 軸方向)對於元件具長通道而言是產生壓應力，但會隨著通道長度縮短而致使所傳遞的壓應力跟著變小，是因為受力面積變小使得通道區域的應變跟著縮小。再者，在側壁 CESL 的應力部份，對於長通道而言是產生壓應力的，且會隨著通道長度變短而致使傳遞的壓應力會增加；分析其原因是因為通道長度縮短而使得側壁的 CESL 應力集中作用於通道內。至於底部 CESL 的應力部份，對於長通道而言是產生拉伸應力，然而隨著通道長度縮短而致使通道之拉伸應力會增加。圖 2-23、圖 2-24、圖 2-25 所示其模擬各方向之應力分佈圖。以總體而言，CESL 應力對於短通道的影響以 x 軸方向(即通道長度) 與 z 軸方向(即通道高度)最為明顯。在 x 軸主要是受到 CESL 直接應力的影響(即底部 CESL)所產生出拉應力，而 y 軸主要是受到 CESL 間接應力(各個部份的 CESL，如圖 2-26)的影響所產生的壓應力。. 圖 2-20 CESL 頂部部分作用在電晶體元件結構之示意圖[15] 20.

(33) 圖 2-21 CESL 側壁部分作用在電晶體元件結構之示意圖[15]. 圖 2-22 CESL 底部部分作用在電晶體元件結構之示意圖[15] 21.

(34) 圖 2-23 在不同應力區域與閘極長度對於通道在 X 方向之應力曲線圖[15]. 圖 2-24 在不同應力區域與閘極長度對於通道在 Y 方向之應力曲線圖[15]. 圖 2-25 在不同應力區域與閘極長度對於通道在 Z 方向之應力曲線圖[15] 22.

(35) 圖 2-26 在頂部、側壁與底部的 CESL 對於通道的間接影響[15]. 2.3.4 淺溝槽隔離結構之影響在 CMOS 製程中，淺溝槽隔離(Shallow Trench Isolation，STI)是在基板上主動區之間形成隔離的一種方法。若將在 STI 的邊緣產生一層緩衝層會使得元件通道中的應力[18]。如圖 2-27 所示，在標準的 STI 製程中，在去除光罩後，將矽離子注入的 (Outside Diameter，OD)區域在表面會形成出一層非晶矽，而 STI 給予的應力緩衝，OD 層再進行熱退火處理重新生長。由圖 2-28 可知，在通道內部的壓應力明顯的降緩。由開關特性圖 2-29 可得知，在 N 型電晶體中，具有緩衝層的 STI 比沒有緩衝層的 STI 開關特性增加約 7%。而對於 P 型電晶體元件而言，由圖 2-28 所示，較沒有明顯的變化。. 23.

(36) 圖 2-27 在(Outside Diameter，OD)表面植入矽所產生之非晶矽層[18]. 圖 2-28 模擬緩衝層有無影響通道應力之所產生的變化。(a)不明顯應力阻擋層的應力分佈圖 (b) 具 STI 應力阻擋層之應力值[18]. 24.

(37) 圖 2-29 NMOS 與 PMOS 具有應力阻擋層影響開關特性之實驗數據圖[18] 除上述利用緩衝層之結構外，在 CMOS 製程中，通道製作的晶格方向、沈積方式的不同，如圖 2-30 所示，與結構上之圖案化的改變等因素，而當 SACVD 進行退火時，STI 會往內收縮 5%，以至於 STI 會往下凹 25 nm，此對於元件特性亦會有顯著的影響[19]。對於 NMOS 元件而言，通道區域通常區分兩個方向<100>與<110>。為了要提升載子遷移率，通道在<100>方向時，在通道長度方向需要受到拉伸力量，而在通道寬度方向則是需要受到壓力。另外，當通道在<110>方向時，在通道長度方向則需要為拉伸狀態，而通道寬度方向則亦是需要受到拉伸應力，如圖 2-31 所示。此外，由圖 2-32 轉移特性圖可得知，在閘極寬度固定在 0.15 μm 的情況下，源/汲極長度在 0.175μm 時會比在 2.4μm 的 Gmmax 為大，因此由圖 2-33 可得知，NMOS 且通道方向於<100>時，源/汲極長度與閘極寬度若愈短，會驅使驅動電流提升。另一方面，當通道方向於<110>時，源/汲極長度愈短，而閘極寬度愈長，相同的效果驅動電流也會提升。而對於 STI 沈積之方式大致上可分為兩種，一種為 (High Density Plasma，HDP)，而另一種為(Sub-Atmospheric Chemical Vapor Deposition，SACVD)。由開關特性圖 2-31 可知，使用 SACVD 所製作的 STI 會較 HDP 的開關特性好約 11%~18%。. 25.

(38) 圖 2-30 NMOS 與利用 HDP 和 SACVD 沈積出 STI 之 TEM 圖[19]. 圖 2-31 提升載子遷移率需在具不同晶格方向之通道其所施加的應力方向 [19]. 圖 2-32 在不同的源/汲極長度尺寸對於轉移特性之變化[19] 26.

(39) 圖 2-33 不同的源/汲極長度與閘極寬度分別對於 N/P MOSFET 的驅動電流之影響[19]. 2.3.5 具矽鍺合金通道與 CESL 應力的結構在電晶體元件中所製作之矽鍺合金應力源通道會致使在通道區域附近產生矽與矽鍺的異質結構，此結構能改善驅動電流之特性，並且適用於 N 型電晶體與 P 型電晶體[20]。而具有拉伸應力或壓縮應力 CESL 覆蓋於電晶體元件的上方，對於通道會產生平行於通道的應力，因此上述兩種應力源的進行適當的結合，可以讓元件會有更佳的特性，圖 2-34 所示為兩種應力源同時考慮時之電晶體。其製程方式如圖 2-35 所示，將井形成後，在通道中利用選擇方式植入鍺；當製作到矽化合物的步驟完成後，最後在沈積 1100Å 厚且分別具有壓縮應力(-2.0 GPa)亦或拉伸應力(+1.1GPa)的氮化矽 CESL。當考慮 P 型電晶體元件中，矽鍺通道與傳統的矽通道相較下，其矽鍺通道的汲 27.

(40) 極飽和電流增益提升約 48%，若在覆蓋一層壓縮應力(-2.0 GPa)的 CESL 結合，其汲極飽和電流增益會較一般的矽提升約 81%，實驗結果如圖 2-36 所示。另一方面，在短通道的情況下，驅動電流亦是同樣地提升，實驗結果如圖 2-37 所示。. 圖 2-34 元件具 CESL 與矽鍺通道之 SEM 結構圖[20]. 圖 2-35 元件具 CESL 與矽鍺通道之多重應力源的製造流程[20]. 28.

(41) 圖 2-36 多重應力來源對於元件開關特性之影響[20]. 圖 2-37 多重應力來源對於驅動電流之影響[20]. 2.3.6 源/汲極填入矽鍺合金或矽碳化合物與 CESL 應力結構源/汲極填入矽鍺合金或矽碳化合物致使晶格長度不匹配而進一步地驅使通道產生單軸應力與具有壓縮或拉伸應力的 CESL 覆蓋於電晶體上方會在平行通道產生出強大的應力兩種應力結合時，會使得元件達到更好的特性。製程方式為使用重摻雜 (Heavily Doped)於∕汲極之後，接著進行植入後退火；退火完成之後，再將源∕汲極蝕刻至所需之深度並進行選擇性沉積，以 29.

(42) 摻雜硼的矽鍺合金進行填補[21]。而後於鎳矽化形成後，並沉積 CESL 薄膜。其結構示意如圖 2-38 所示，源∕汲極為矽鍺材料，表面覆蓋之 CESL 拉伸或壓縮應力。由圖 2-39 可得知，利用上述製程所製作之電晶體元件其驅動電流與傳統的製程相較有明顯的改善。另一方面，當源∕汲極填入矽碳材料以易產生一主要平行通道方向的拉伸應力；且元件上方覆蓋具有拉伸應力的 CESL 對通道也為一拉伸應力，因此若結合這兩種應力機制，則能改善元件特性。由於拉伸應力在通道方向上對於 N 型電晶體元件較佳，故此矽碳合金製程多用於 n 型電晶體元件，亦即以源∕汲極為矽碳材料，上層的 CESL 需為拉伸應力[22]。由圖 2-40 與圖 2-41 分別顯示電晶體元件以矽鍺或矽碳合金為應力源時其通道遭受到的應力，圖中標註 x 軸為元件通道長度方向， y 軸為元件通道寬度方向， z 軸為閘極高度方向。圖 2-42 所示具矽碳合金支元件於變化通道寬度尺寸時之驅動電流。. 圖 2-38 源/汲極填入矽鍺或矽碳與具應力 CESL 多重應力源之結構示意圖 [21]. 30.

(43) 圖 2-39 源/汲極區域同時填入矽鍺合金與 CESL 之開關特性圖[21]. 圖 2-40 元件通道寬度對影響具 SiGe 合金之元件通道應力趨勢[22]. 31.

(44) 圖 2-41 元件通道寬度對影響具 SiC 合金之元件通道應力趨勢[22]. 圖 2-42 具矽碳合金支元件於變化通道寬度尺寸時之驅動電流趨勢圖[22]. 32.

(45) 2.4 壓阻效應在應變矽電晶體當中，對於電子與電洞遷移率的影響可從材料的壓阻係數 (piezoresistance coefficients)作推計。Charles S. Smith 在 1954 年在實驗中利用四點探針來施予應力來測量矽鍺基板電阻值，當受到應力時，矽鍺基板電阻值會受到改變，由此開始發展利用應力來改變載子遷移率。而使材料的電阻率產生變化之現象稱為壓阻效應，因此使用壓阻係數來量化載子遷移率 [23]。機械應力之效應與載子遷移率的關係式如下： . .   || ||    . (2.7). 其中，∥為平行 (parallel) 電晶體電流的平面方向，⊥為垂直電晶體電流 (transverse)的方向， /  為電晶體的載子遷移率之變化量，  與  || 為橫向 (transverse)應力與縱向 (longitudinal) 應力，  || 與   壓阻係數其單位以 Pa-1 表示且三個基本方向的壓阻係數為  11 、  12 與  44 ，表 2-1 為 n 型與 p 型矽晶圓 (wafer)之壓阻係數。若 n 型電晶體的電流方向為<110>，由表 2-1 可知  || 為大的正值，故在水平方向的應力值較有效地提升載子遷移率。表 2-1 壓阻係數[19]. 33.

(46) 第三章. 實驗設計. 在上一章節介紹各種應變矽工程的應用，此章節主要探討如何利用有限元素法模擬出在不同的結構、材料與應力下，對於通道所受到的應力值。此外，本研究結合實驗分析法有效地達到參數的最佳化。. 3.1 有限元素分析有限元素法是將所需探討的工程系統轉化成有限元素系統，而有限元素系統由節點及各元素所組合而成，用以取代原有的工程系統。其中，節點為在結構中的最初始的點座標，而節點與節點之間的組合可以產生各種不同之元素，藉由各種元素的組成形成所需的模型再加以模擬。而有限元素分析用來預測系統工程的反應，起初是用於分析物體在結構的應力影響，隨後有限元素拓展至非結構分析，像是壓力與熱流分析以及溫度分佈等等…。此針對較複雜之形狀與負載很難以數學方式經由有限元素系統可以轉化成一個數學模組，並且由該模組進而得到該有的解答. 3.1.1 有限元素模型建立與求解有限元素模型建立方法可分成兩種，直接法與間接法。直接法是將機械結構系統之幾何外型中建立節點與元素，但此適用於簡單之幾何外形的結構。間接法是如同一般電腦輔助繪圖一樣，藉由定義節點與元素、線、面、體積，將所要的結構建立後，在進行實體的模型網格分割與負載定義，最後用求解器以達到有限元素之解答。有限元素分析法求解之步驟分為三個階段。第一階段為前置處理 (preprocessing)。前處理步驟中，必須先選擇元素單元類型 (element type) 與元素之參數特性作為已知之條件，再建構分析之模型時， (建模)給予材料之物理特性與所需之常數，例如:材料的熱膨脹係數、浦松比、楊氏係數等等…。 34.

(47) 接著將要計算區域建立元素與節點 (網格)。最後施加予初始條件 (initial condition) 與邊界條件 (boundary condition)與以及負載 (loading)於模型當中，此步驟為限制模型之自由度 (degrees of freedom, DOF)。第二階段稱為求解 (solving)，此步驟是以線性或非線性之代數方程式求得離散化節點之解。第三階段為求解之後處理 (postprocessing)，此步驟為顯示求解後之結果，可將模型求解之結果以圖形、數據、值之分佈圖或等高線圖 (contour)來表示。由於有限元素分析法的精確度與否，會因模型之材料尺寸大小、特性、選用的元素單元類型、網格之細密度與網格形狀以及初始條件與設定的邊界條件而有所不同[24]，因此，使用此方法作為分析需要選擇適當的網格、尺寸以及邊界條件。. 3.1.2 模型的簡化由於模型的尺寸大小會影響到模擬計算量，因此有效地簡化模型可減少計算量。若將模型簡化成為平面，即為二維 (two-dimensional, 2D)模型。而對於二維平面的電晶體模型來說，平面的設定模式與模擬的正確有很大的關聯性。在平面設定中，可分為平面應力 (plane stress)與平面應變 (plane strain) 兩種。平面應變是以三維的長條柱狀結構圖 3-1 為例，其結構可簡化為圖 3-2， F 為所施加在物體的力，若結構的 z 方向的長度遠大於 x 和 y 方向的長度，則可假設受力與邊界條件不會因 z 方向而改變，則 z 方向的應變均為零[24]。此種結構簡化的形式適用於長形的結構且受到均勻的力，例如山洞、水壩。平面應力主要的結構類似於薄板，如圖 3-3。F 為外加再物體的力，且力平行於 x-y 之平面，而在結構上，z 方向的厚度很薄且厚度遠小於 x 和 y 方向的寬度，因此我們可假設 z 方向的應力均等於零，此種結構簡化的形式常用於薄板結構之應變應力圖 3-4[24]。. 35.

(48) 圖 3-1 三維的應力結構[24]. 圖 3-2 模型簡化為平面應變 [24]. 36.

(49) 圖 3-3 三維薄板之結構[24]. 圖 3-4 模型簡化之平面應力 [24]. 3.1.3 模擬材料之性質與元素特性在 ANSYS 軟體中，可使用之元素有許多種類，由於本研究之模型大多屬於四邊形和為了達到較高之可靠度，因此在本研究中 2D 模型選擇 PLANE 42。因為 PLANE 42 具有 4 個節點，且 PLANE 42 的邊界條件( boundary condition )為軸對稱，如圖 3-5。而 3D 模型則選擇 SOLID 45，因為 SOLID 45 是三維八個節點的元素，它具有 X、Y 和 Z 三個方向的自由度，如圖 3-6[25]。 37.

(50) 在二維的平面模型中，是將 3D 結構中把 Z 方向的長度延伸到無限長，因此模型的外型、材料、邊界條件和受力與 Z 方向無關。而求解出來的位移與應力也與 Z 方向無關[25]。. 圖 3-5 平面元素單元[21]. 圖 3-6 實心元素單元[21]. 38.

(51) 3.1.4 材料之參數與邊界條件本研究利用 ANSYS 軟體模擬出各種不同結構與應力對於通道應力的分佈與變化，而在計算過程中使用溫度的轉換產生等效應力，而利用溫度變化導致材料膨脹或收縮來施加，例如 CESL、STI…等應力源。如公式(3.1)、(3.2) 表示 : (3.1) (3.2) 其中 L 為長度，. 為材料之熱膨脹係數，. 為溫度之變化量，. 為應變。. 因為材料的參數不同，因此應力源所施加的應力，會隨著材料不同而有所改變。. 3.2 具有深度的 STI 結構由於 n 型電晶體的通道受到拉伸的應力會使得元件有較好的表現，因此以模擬的方式來驗證應力在通道中的分佈情形，並且藉由調整不同的模擬參數與模擬方式以確認模擬的正確性與否。. 3.2.1 模擬步驟流程不同的參數會影響模擬的結果，改變模擬的方法也會使得模擬的結果有很大的差異，因此調整模擬參數以及改變模擬的方法並作分析與討論，而此模擬主要為驗證模擬方式的改變是否能使得模擬的結果更佳的精確。而如圖 3-7 所示，為此研究模擬之步驟流程。首先，利用 ANSYS 軟體進行模擬分析，再選取重要因子來進行實驗設計，接著利用壓阻係數計算出載子遷移率的增益，再經由變異數分析來探討因子的顯著效果，最後再利用反應曲面法來得出最佳點。. 39.

(52) 圖 3-7 模擬步驟流程. 3.2.2 因子設計與變數分析對於每個實驗所設計之目的就是為了達到減少實驗次數與各個所需的最佳實驗參數，而在每個實驗設計中都具有重要之因子，這些因子透過實驗設計方法(design of experiments, DOE)來找出適當的分析和討論，如全因子設計法 (full factorial design) 或反應曲面法 (RSM) 或田口法 (Taguchi method)。因子設計法是對於所有具有影響的水準和因子數來進行分析。而因子效應是檢視因子的方向與大小。為了降低試驗測試次數，所以最初設計因子時，可忽略高因次交互作用因子。但更進一步分析多水準的設計，就要把交互作用因子考慮進來。本研究採用變異數分析 (analysis of variance, ANOVA) 分析哪些因子最具重要性。而在固定效果模型 (fixed effects models)，對於每個主要效應的 F 統計量 (F distribution)與各因子之間交互作用可以分割成各種效果的均方 (mean square) 或均方誤差。如表 3-1 所示。此處的 a 與 b 為效果 A 和 B 之水準數。n 表示實驗次數為 n 次。. 40.

(53) 表 3-1 兩個因子的變異數分析變異數分析表[21] 變異來源. 平方和. 自由度. A 處理. SSA. a-1. MS A . SS A a 1. F0 . MS A MS E. B 處理. SSB. b-1. MS B . SS A b 1. F0 . MS B MS E. 交互作用. SSAB. (a-1)(b-1). SS AB (a  1)(b  1). F0 . MS AB MS E. 誤差. SSE. ab(n-1). SSr. ab(n-1). 統計. 均方. MS AB . MS E . F0. SS E ab(n  1). 3.3.1 反應曲面法反應曲面法 (response surface method)是將一些建模分析的數學和統計法的集合，在這些問題中反應是受到各個變數的影響而產生最佳化的反應。然而通常反應曲面法的問題中，反應函數和獨立變數之間關係的形式是未知的[26]。假設需要找 CESL 應力源和 STI 深度的水準值來極大化模擬所得之應力值。如公式 (3.3) (3.3) 其中. 代表在反應中所觀測到的誤差值。所以公式 (3.4)表示期望的反應值: (3.4) 因此，首先對於 y 與獨立變數間真正的函數關係找到一個近似值，若反. 應能被一個獨立變數的線性函數所相似且很接近，則近似函數稱為一階模型，如公式 (3.5) 41.

(54) (3.5) 若系統中有曲率，則必須利用較高階的多項式，如下的二階模型 (second order model)公式(3.6) ∑. ∑. ∑∑. (3.6). 然而幾乎所有的反應曲面法的問題都會利用到這兩種模型的其中一種或兩種。 RSM 是一個逐次的程序。當我們是在反應曲面的一個遠離最佳狀況的點時，從一階模型中，可改善路徑並且有效地找出最佳點的附近。而一旦到達最佳值附近時，需更精細的模型，因此我們可使用二階模型進行分析找出最佳點。. 3.3.2 最陡上升法在一個沿著最大反應變數增加的逐次移動程序我們稱之為最陡上升法 (method of steepest ascent)。然而最陡上升路徑進行實驗直到反應值不再增加時，可得知新的一階模型，而決定出一個新的最陡上升路徑，持續這個程序，最終達到最佳點的附近，如圖 3-8 所示。而最陡上升法只適用於一階模型來表示，若需要納入曲率的模型來近似的反應值的話，可使用二階模型的中央合成設計 (central composite design)、BOX-Behnken 設計和混和設計等幾種設計模型。以下會介紹兩種二階模型反應曲面法中央合成設計與 BOX-Behnken 設計。. 42.

(55) 最陡上升路徑. X2. 配適的一階反應曲線範圍. ^.  50. y ^. y  10. ^. y  20. ^. y  30. ^. y  40. X1. 圖 3-8 一階反應曲面和最陡上升路徑[26]. 3.3.3 中央合成設計 (central composite design) 中央合成設計由下列三種實驗構成，如圖 3-9： (a). 角點實驗 : 因為二階模型包含因子間的交互作用，因此須採 2k 因子設計(或解析度 V 以上之因子設計)實驗。 (b). 軸點實驗 : 因為二階模型包含二次曲率的作用，因此在軸線上距中心點 α處（二端）進行實驗。為了驅使實驗設計具有可旋性，又因為可旋性的α 值與設計因子部分的點數相關，因此令. √. ，其中. 為角點實驗之因. 子設計實驗數。 (c). 中心點實驗 : 因為要使中心點的預測變異合理化，因此要有重複測試中心點實驗。一般而言，重複實驗次數取 3 至 5 次為主。. 43.

(56) 6 1(+1,+1). 2(-1,+1). 9(0,0). 7. 5. 3(-1,-1). 4(+1,-1) 8. 圖 3-9 二因子之中央合成設計法[26]. 3.3.4 Box-Behnken 設計 Box 與 Behnken 在 1960 年提出利用 3 個水準設計來適當的描述二階反應曲面的，而這種設計稱之為 Box-Behnken design (BBD)。而 Box-Behnken 設計是個球面設計，所有點都在半徑為 √. 的球上，並且沒有任何因子會在的. 頂點上，如圖 3-10。因此 BBD 的優點就是在立方體角落的點不包含因子的水準。這樣可避免立方體的頂點所代表的因子水準成本太高或製程困難等等。但若有興趣的範圍若在頂點端時，就應避免使用 BBD。. +1. +1. -1 -1 -1. +1. 圖 3-10 三因子的 Box-Behnken 設計[26] 44.

(57) 3.3.5 其他反應曲面設計 (1) 等半徑設計 (Equiradial designs) 在對於兩個因子，我們可設計在圓周上以等距的點形成正多邊形的設計，稱之為等半徑設計。 (2) 混和設計 (Hybrid design) 若需減少實驗的次數可使用混和設計。它是使用了 k-1 因子的中心合成設計所創造出中心且對稱的空間設計。 (3) 小型中央合成設計 (Small central composite design) 小型中央合成設計是由在立方體的部分因子和一般的軸點及中心點組合而成的，此設計法是將中央合成設計簡化成小型的中心合成透過較少量的因子來有效地找出反應的曲面。. 45.

(58) 3.4 模擬驗證與參數條件在進行模擬分析前，本研究參考文獻中之模型進行模擬驗證已確保研究正確性。如圖 3-11 所示，此為應力模擬之驗證結構圖。而在文獻主要是上層覆蓋一層具有應力之 CESL 層與源/汲極參雜 25%的矽鍺合金。由圖 3-12 所示，可以明顯的得到本研究之模擬結果與文獻中所得知的趨勢是一致的，即表示所設定的參數與模擬跟結果吻合。而表 3-2 為各個材料之特性，其中最具有影響應力因子，如 CESL、S/D、STI。. 圖 3-11 應力模擬之驗證結構圖. 46.

(59) 圖 3-12 再不同元件閘極寬度下模擬驗證文獻 2D 與 3D 應力值之模型. 表 3-2 各材料參數數據表 Components. Material. CESL Gate Spacer. Nitride Poly-silicon SiN. Young’s modulus (GPa) 210 171 123.3. Polyoxide. SiO. 2. 71.7. 0.16. Liner. SiO. 2. 71.7. 0.16. Channel S/D. Silicon Silicon. 162 162. 0.28 0.28. STI. SiO. 71.7. 0.16. 2. 47. Poisson’s ratio 0.3 0.3 0.3.

(60) 第四章. 結果與討論. 在現今的製程技術中，為了使得元件的特性不斷地提升，因此在材料成份或結構中加以改變而達到最佳的元件特性。因此本研究使用有限元素分析軟體模擬在淺溝槽隔離的深度、源∕汲極之長度以及閘極寬度做參數上的變化，藉此觀察電晶體在通道應力內所分佈情形。接著再利用壓阻係數計算出載子遷移率的增益率來有效地推估此電晶體的效能。經過各個模擬分析結果後，本研究還會利用實驗設計法來加以驗證而達到最佳化的結論。. 4.1 具深度 STI 與無深度之元件的影響圖 4.1 為本研究設計之電晶體元件的上視圖，由圖中可見淺藍色區域代表閘極、紅色區域代表源∕汲極、黃色區域代表 OD 而綠色區域代表淺溝槽隔離。為了有效地降低模擬運算時間，因此在建立模型時利用 1/4 的對稱模型進行模擬分析，如圖 4.2 所示。在模擬分析中，主要有兩種應力源，一為具有 1.5GPa 拉應力的 CESL，二為分別為 250MPa 壓應力與 250MPa 拉應力的 STI，藉由上述兩種應力源來探討在元件通道中應力的大小與分佈情形以及利用壓組係數估算出載子遷移率的增益率。圖 4-3 所示，具有深度 STI 的結構示意圖，由圖中可發現在 STI 上方的 CESL 會有下沉的現象，此現象會影響通道中的應力分佈。圖 4-4 為沒有深度 STI 的結構示意圖，此為一般正常之結構，STI 上方的 CESL 層是無下沉的，因此以下也會對於兩種結構做比較。在比較兩種結構應力分佈前，針對不同下沉 STI 深度結構做出應力分析。由圖 4.5 所示，針對 STI 下沉之深度對於通道應力的影響，由圖中可得知， STI 下沉深度達到 15 nm 時，對於通道應力的影響是最為顯著的，因此，以下會針對 STI 下沉深度 15 nm 與 STI 無下沉深度進行應力模擬之比較。. 48.

(61) 圖 4-1 電晶體之模擬模型之上視圖. 圖 4-2 有限元素模擬分析之結構圖. 49.

(62) 圖 4-3 具有深度的 STI 結構圖. 圖 4-4 無深度的 STI 結構圖. 50.

(63) 圖 4-5 1.5 GPa 拉應力的 CESL 與 250MPa 拉應力、250 壓應力的 STI 在不同的 STI 深度下的應力分佈之變化. 4.1.1 探討 STI 應力對有具深度 STI 與無深度之元件的影響圖 4-6 與圖 4-7 分別施予 250 MPa 的 STI 拉應力與壓應力分別於 X、Y 與 Z 三個方向的通道應力分佈圖。縱軸方向為通道中應力值，橫軸方向為閘極的寬度，而閘極寬度從 0.07 μm 到 1 μm。由圖 4-8 中可得知，在 Y 軸方向之應力會有大幅的提升主要是因為當閘極寬度愈小時受到 STI 應力拉扯的效應則越大，且在 Z 軸方向之應力會受到 Y 軸拉伸應力而產生浦松比效應，使得在閘極寬度愈小時，Z 軸方向之壓應力會變大。當閘極寬度在 0.3 μm 以上時，Y 軸方向的應力受到 STI 的應力變小，因此應力值會不斷地下降。而圖 4-9 所示，在比較具有深度與無深度之 STI 對於通道應力的影響，由圖中可知，當具有深度的 STI 結構對比沒有深度的 STI 應力小(約 100 MPa)，主要是受到 STI 高度差所影響至應力傳到達到通道內部的應力。因此在 Y 軸方向的應力受到 STI 深度的影響是非常顯著的。. 51.

(64) 圖 4-6 250 MPa 的 STI 拉應力在不同的閘極寬度下的應力曲線之變化. 圖 4-7 -250 MPa 的 STI 壓應力在不同的閘極寬度下的應力曲線之變化 52.

(65) 圖 4-8 250 MPa 的 STI 拉應力在長與短閘極寬度下對於通道應力的影響. 圖 4-9 在具有深度與無深度之 STI 對於通道應力的影響. 53.

(66) 4.1.2 探討 CESL 拉應力對 STI 深度與無深度之模擬元件的影響圖 4-10 所示，當考慮覆蓋一層具有拉伸應力為 1.5 GPa 的 CESL 應力源時，通道的應力分量從 70 nm 至 1μm 的閘極寬度。結果說明，在閘極寬度大於 0.3μm 時，X 軸與 Z 軸方向之應力都呈現出飽和的狀態，此行為是因為閘極寬度越長 CESL 層的應力對於通道的應力影響不大，因此產生飽和的狀態。而閘極寬度小於 0.3μm 時，X 軸方向之應力會下降，原因是受制於較小的閘極寬度受於 CESL 層在 Y 軸方向的拉扯區使得 X 軸的應力下降，而 Y 軸應力上升的現象。此行為是因為浦松比的機械效應所引起的。而通過廣義虎克定律。公式(4.1)如下：.  yy . 1  Syy  (Sxx  Szz ) E E. （4.1）. 其中，E 為楊氏模數，ν是矽的浦松比，和ε是應變分量。因為沿橫向方向(即 Y 軸)上的變形較小，因此，在長的閘極寬度時，可以忽略不計。所以可以假設引起的 Y 軸方向的應力幾乎等於零，而利用公式(4.1)來求得 X 軸與 Z 軸的應力之關係。最後，在 Z 軸方向的應力值，是具有深度的 STI 結構會比沒有深度的 STI 結構應力還要來的大(約 200 MPa)，此原因是受到 CESL 層下沉影響使得 CESL 會有往下推擠的力量驅使通道應力產生更大的壓應力。. 54.

(67) 圖 4-10 1.5 GPa 的 CESL 拉應力在不同的閘極寬度下的應力曲線之變化. 4.1.3 探討 CESL 拉應力與 STI 應力對 STI 深度之模擬元件的影響在前面兩小節分別介紹 STI 應力和 CESL 拉應力對於通道應力有何變化。此小節主要是組合此兩種應力源來判別通道應力是否有應力疊加或應力抵消之效應。而此小節主要是對於具有深度的 STI 結構進行模擬。如圖 4-11 所示，對 X 軸方向的應力而言，250 MPa 拉應力的 STI 比 250 MPa 壓應力的 STI 高出約 200 MPa ，是因為受到 X 軸 STI 結構的拉扯。而此兩種應力源，分別都在閘極寬度 0.3μm 以下應力值開始下降，此原因是受到 CESL 層的結構所影響。對 Y 軸方向的應力而言，在短的閘極寬度時，應力有明顯上升，主要是受到 STI 在 Y 軸方向的拉扯所影響的。對 Z 軸方向的應力而言，在長的閘極寬度中，STI 拉或壓應力是沒有影響的，主要的原因是受到 CESL 有巨大的應力往下壓，因此 STI 的影響就相對的小很多，而在短的閘 55.

(68) 極寬度中，就比較容易受到 STI 應力就會疊加所影響。1.5 GPa 拉應力的 CESL 和 250MPa 拉應力在長的閘極寬度與短的閘極寬度之應力分佈，可以很明顯的看出各軸所受之應力分佈情形，圖 4-12 所示。. 圖 4-11 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力、250 壓應力的 STI 在不同的閘極寬度下的應力曲線之變化. 圖 4-12 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力在長的閘極寬度與短的閘極寬度之應力分佈圖。 56.

(69) 4.1.4 探討 CESL 拉應力與 STI 應力對 STI 有無深度之載子遷移率影響上述討論了 STI 應力源與 CESL 應力源在閘極寬度下所對通道產生的應力值的變化。接著我們利用壓阻係數的值與各軸應力值來估算通道中的載子遷移率之增益量，如公式(4-2)。. . .   xx  xx   yy  yy   zz  zz. (4.2). 由上式可得知，在各個閘極寬度下且具有兩種 STI 不同型態的應力源中來比較出載子遷移率的增益量。如圖 4-13 所示，黃色趨勢線代表著在無任何應力狀態下所得出的載子遷移率之變化量。而當在閘極寬度下降時，載子遷移率增益會提升，主要是因為受到應力分量的影響。以下分兩種特性來探討，一為結構的不同，在圖中，具有深度 STI 結構會比沒有深度的 STI 結構載子遷移率大 4~10 %，此說明了具有深度的 STI 結構所得出來的傳輸速率會較快。二為而所施加的應力值不同，在 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力情況下，通道中的最大載子遷移率增益約為 87.97 ％，而相對於 1.5 GPa 拉應力的 CESL 載子遷移率增益約為 77.78 %，兩者約差 10%，此說明了 STI 的應力源對於通道應力是有顯著的效果。因此本研究在矽通道 NMOS 中採用了具有深度的 STI 與施加 STI 之應力源都對於通道的載子遷移率是有很大影響。. 57.

(70) 圖 4-13 各種應力下在不同的閘極寬度所得出載子遷移率. 4.2 變異數分析由上小節可得知，結構的改變對於通道的應力影響是顯著的。因此本小節是藉由各種不同參數來分析各因子之間的效應與交互作用，以下使用了變異數分析(analysis of variance, ANOVA)來加以描述各因子對於前一小節所計算載子遷移率增益是否顯著效果。以往文獻中可得知影響電晶體特性有許多因素，而本研究主要探討四個因子的設計，閘極寬度、源∕汲極的長度、STI 的長度、STI 的深度，圖 4-14 為設計電晶體的上視圖，由此圖可知，改變四個因子會造成結構上的變化，因此以下會針對這四種參數分析因子間的互相影響與對載子遷移率相關性。在本研究所設計四種因子，而其中每個因子皆有兩個水準值，分為高水準與低水準，如表 4-1 所示，閘極寬度的高水準設計為 2 μm 而低水準設計為 0.07 μm、源∕汲極的長度水準設計為 1 μm 而低水準設計為 0.08 μm、STI 的長度的高水準設計為 2 μm 而低水準設計為 0.15 μm、STI 的深度的高水準設計為 0.015 μm 而低水準設計為 0 μm。此外，本研究做出兩種應力源的比較，一為 1.5 GPa 拉應力的 CESL 和 250MPa 拉應力，二為 1.5 GPa 拉應力 58.

(71) 的 CESL 和 250MPa 壓應力，來看出是否有顯著的關係。而表 4-2 顯示的為所設計 24 的處理組合來設計出 16 種不同的組合，而在本研究所分析軟體為 Design expert。. 圖 4-14 電晶體元件之上視圖. 表 4-1 各個因子的低水準與高水準. 59.

(72) 表 4-2. 矩陣的因子設計. 60.

(73) 經過模擬分析後，如圖 4-15 為各因子效應的半常態分佈圖，此時 X 軸為效應估計值的絕對值，而 Y 軸為累積常態機率。在所選定的設計範圍內，主要的效應影響大小依次為源∕汲極長度(A)、多晶矽閘極寬度(B)、STI 的長度(C)、STI 的深度(D)對於載子遷移率增益。其中，源∕汲極長度與 STI 的深度這兩個因子的影響程度最為顯著。因此再經由表 4-3 變異數分析 (ANOVA)進行討論檢定假設。變異數分析是由變異量(或總平方和)與本身的自由度所產生各種變異之間的關係。而 F 統計量(F- value)為處理間的變異除以處理內的變異之比值。當 F 的統計量越大時，即為其處理間的差異顯著，當 F 的統計量越小時，即為其處理間的差異不顯著。從表 4-3 可得知 Model 的 F 值為 24.85026 且 P 值小於 0.005，代表著此模型是非常顯著的。而源∕ 汲極長度的 F 值為 45.30552 且 P 值小於 0.005; 而 STI 的深度的 F 值為 54.35071 且 P 值小於 0.005 亦表示此兩個因子對於載子遷移率具有較高之影響力。此外，由於源汲極長度與 STI 深度所計算出 F 值為 0.97，即代表此兩因子較無交互作用關係，因此以下可以視為兩個為獨立之關係。. 圖 4-15 因子間的常態機率分佈圖:各因子對載子遷移率之權重. 61.

(74) 表 4-3 各因子的組合之 ANOVA 分析. 4.3 反應曲面法由上章節所探討各個因子對於載子遷移率的顯著性，經由變異數分析可得知源/汲極長度與STI深度最為顯著效果。因此，本小節再利用反應曲面法來推估此模型與因子之間的關係為何。如(4.3)式所示，利用函數(y)與獨立變數(x)之間找出適當的方程式，而此分析的曲面為線性，故採用低階之多項式，如:一階多項式。 (4.3) 此處的係數為變數. 的線性影響的程度；而  項為來自函數 y 所推估的誤. 差值或雜音。由上式所表示之曲面即稱為反應曲面 (response surface)。反應曲面設計是一個逐次的程序 (swquential procedure)，利用反應曲面設計可以更有效進行分析朝向最佳點。本研究所得出的主因子皆為獨立，因此所到的曲面為線性曲面，所以適用於一階模型。而一階模型所配置的方法為最陡上升法(method of steepest ascent)。最陡上升法是一個沿著最佳最大反應的變住持續移動增加達到最佳的值。如圖4-16所示，此為源/汲極長度與STI 深度這兩個因子間的反應曲線之情形，由圖中可得知，當STI深度越深且源 62.

(75) 汲極長度越長時所得出的載子遷移率呈現線性的提升，因此，我利用最陡上升法來估算出載子遷移率的最佳區域，由表4-4所示，此為STI深度與源汲極長度之參數，取出六個步伐來估算載子遷移率的變化量。由圖4-17可得知，在越往後的步伐載子遷移率會有效地提升，此說明了我所設計的步伐是正確的。而如圖4-18所示，此3D示意圖由圖中可得知，當源/汲極長度越長與STI 深度越深時，所得到的載子遷移率增益會不斷地升上。因此兩因子到達最高點時，對於通道的載子遷移率增益將獲得最佳值。. 圖 4-16 具有無深度的 STI 與源汲極的長度兩因子間作用對載子遷移率增益之等高線圖. 63.

(76) 表 4-4 最陡上升法步伐表. 圖 4-17 沿著最陡上升路徑之載子遷移率對步伐圖. 64.

(77) 圖 4-18 具有無深度的 STI 與源汲極的長度兩因子間作用對載子遷移率增益之反應曲面圖接著，討論此曲面配置模型與應力模擬得到的值兩者之間的誤差值。此處為散佈在最外側之四點處，如表 4-4 所示。而由此表格亦可以推估在 STI 深度與源/汲極長度間的範圍中，其最大誤差率為 14.35 %。因此可利用(4-2) 式來驗證出模型的可性度高。 Mobility gain (%) = 57.90700+3.52467* SD Length+3.86016 * Depth STI. 表 4-5 模擬與配置模型方程式間的誤差值. 65. (4-2).

(78) 第五章. 結論與未來展望. 經由模擬分析討論後，可得知具有深度的 STI 結構對於半導體元件的影響是不可忽略的。此外在本研究中，分別討論出閘極寬度、STI 長度與 S/D 長度對於半導體元件通道的應力分佈情形，而此所使用的模擬分析軟體為 ANSYS。本次模擬主要探討三種不同的一為探討具有無深度的 STI 結構對閘極寬度與對元件的影響、二為探討 CESL 拉應力與 STI 應力對閘極寬度與對元件的影響、三為探討 CESL 拉應力與 STI 應力對源∕汲極長度與 STI 長度對元件的影響。. 5.1 探討具有無深度 STI 結構對半導體元件的影響經由模擬與實驗驗證後，具有深度的 STI 結構對於通道的影響是非常顯著。首先討論 250 MPa 的 STI 拉應力分別於 X、Y 與 Z 三個方向的通道應力分佈，在閘極寬度小於 0.5 μm 時，無深度的 STI 結構 X 方向與 Z 方向應力分量較具有深度的 STI 結構應力大，同理 250 MPa 的 STI 壓應力，無深度的 STI 結構 X 方向與 Z 方向應力分量較具有深度的應力大。接著，具有拉伸應力為 1.5 GPa 的 CESL 應力源時，在閘極寬度小於 0.3μm 時，具有深度的 STI 結構 Z 方向應力分量較無深度的 STI 結構應力大。此說明具有深度的 STI 對於通道應力的影響有明顯產生。最後在將 STI 應力和 CESL 拉應力結合，具有拉伸應力為 1.5 GPa 的 CESL 應力源與 250 MPa 的 STI 拉(壓)應力時，具有深度的 STI 結構 Z 方向應力分量較無深度的 STI 結構應力大。而當 Z 方應之應力分量較大時，對於 NMOSFET 的性能會提高。因此利用壓阻係數與應力分量的關係來估算出載子遷移率的增益。此研究得到具有深度 STI 結構會比沒有深度的 STI 結構載子遷移率大 4~10 %，此說明了具有深度的 STI 結構所得出來的傳輸速率會較快。. 66.