使用AB類/AB類開關運算放大器技術之0.7伏低功率低失真多位元三角積分調變器

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(1)國立臺灣師範大學應用電子科技學系碩士論文指導教授：郭建宏博士使用 AB 類/AB 類開關運算放大器技術之 0.7 伏低功率低失真多位元三角積分調變器 A 0.7 V Low-Power Low-Distortion Multibit Delta-Sigma Modulator with Class-AB/Class-AB Switched-Opamp Technique. 研究生：李冠毅中華民國 99 年 01 月.

(2) 國立臺灣師範大學應用電子科技學系. 碩士論文指導教授：郭建宏博士使用 AB 類/AB 類開關運算放大器技術之 0.7 伏低功率低失真多位元三角積分調變器 A 0.7 V Low-Power Low-Distortion Multibit Delta-Sigma Modulator with Class-AB/Class-AB Switched-Opamp Technique. 研究生：李冠毅中華民國 99 年 01 月 I.

(3) 使用 AB 類/AB 類開關運算放大器技術之 0.7 伏低功率低失真多位元三角積分調變器. 指導教授：郭建宏. 學生：李冠毅. 國立臺灣師範大學應用電子科技學系碩士班. 摘. 要. 積體電路隨著製程技術的進步，已進入奈米的世界。然而在類比電路的設計與實現上卻沒有明顯受益，肇因於臨界電壓並未顯著減少，這對類比電路的設計是一大考驗。特別是低電壓電路要維持與一般電壓相同之效能是一項很大的挑戰。三角積分調變器對於類比電路元件的非理想特性不敏感，常運用於高解析度之電路，再結合超取樣技術、切換式運算放大器技術及雙取樣技術，可提升電路的性能。. 本論文提出在供應電壓為 0.7V 的操作下，適用於音頻範圍之三階多位元低通三角積分調變器，使用 TSMC 標準 0.18 微米製程下完成兩個電路，一為改良型三階低失真三角積分調變器，另一個為具數位加強的三階低失真三角積分調變器。操作於 25 KHz 的頻寬，取樣頻率為 4 MHz，個別的最大 SNDR 各為 79.94 dB 和 80.14 dB，功率消耗為 0.8897 mW 和 0.566 mW。. 關鍵字：三角積分調變器、低失真、低電壓、開關運算放大器. II.

(4) A 0.7V Low-power Low-Distortion Multibit Delta-Sigma Modulator with Class-AB/Class-AB switched-opamp technique Student：Kuan-Yi Lee. Advisors：Dr. Chien-Hung Kuo. Institute of Applied Electronics Technology National Taiwan Noraml University. ABSTRACT. Though CMOS designing technology has had great improvements, analog circuit designing hasn’t gained much benefit due to the inconspicuous decrease of the threshold-voltage. This is a big problem for analog circuit designing, especially for low-voltage circuit designs, trying to maintain high performance under low voltages. Delta-Sigma Modulators have low sensitivity on non-ideal characteristics of analog circuits, so they’re usually designed for high-resolution systems. For high performance, oversampling, switched-OPAMP, and double-sampling techniques are applied. This thesis presents a 0.7V third-order multi-bit low-pass delta-sigma modulator. We realize two modulators by TSMC 0.18um CMOS standard process: modified and digitally enhanced third-order low-distortion delta-sigma modulator. Both operate under 25KHz bandwidth and 4MHz sampling frequency, with 79.94 dB and 80.14dB SNDR. Total power dissipation are 0.8897 mW and 0.566 mW respectively. Keywords: delta-sigma modulator, low-distortion, low-voltage, switched-OPAMP III.

(5) 誌. 謝. 碩士生的生涯隨著論文的完成而告一段落，從一張白紙的入學到能夠順利的完成碩士學位，這一路走來要感謝很多人。首先感謝指導教授郭建宏博士，碩士期間在老師充分信任與耐心的指導下，給予我充分的研究思考空間，老師的啟發式教導讓我受益匪淺，使我能夠在短時間內對於類比電路設計有所了解與體悟。. 再來，我要感謝學長陳碩超、陳建宇與吳銘峰，還有學姊謝懷娟，在我迷惘時能夠不時地為我解答與鼓勵，並提供許多寶貴的意見供我參考。還要感謝一起奮戰的夥伴陳建宏、張國煌、陳奕丞與學弟施登耀、廖述立、莊明洲、賴宏璟兩年來一起度過無數日子，不管在課業上或生活上都給我很大的幫助。然後感謝 514 實驗室的每一位成員，陪我度過碩士生涯的每一天。另外，還要感謝系辦公室的學長黃士恆，在各方面學長都無私的給予我幫助。. 當然，我要感謝我的女友林鈺聆，總是為我等待、為我設想，在我遇到瓶頸的時候，也總是在一旁不斷的為我打氣加油，沒有任何的抱怨。最後我要感謝我的父母與姊姊的照顧與支持，您們源源不斷的愛與不求回報的心情，是我最堅固的靠山，讓我可以支持到最後。我將以最大的努力來回報您們的親情。. IV.

(6) 目. 錄. 中文摘要 ............................................................................................................................ II 英文摘要 ...........................................................................................................................III 誌. 謝 ............................................................................................................................IV. 目. 錄 .............................................................................................................................V. 表目錄 .............................................................................................................................X 圖目錄 ............................................................................................................................XI 第一章. 緒論 ..................................................................................................................1. 1.1. 研究動機..........................................................................................................1. 1.2. 論文組成..........................................................................................................2. 第二章. 三角積分調變器概論 ......................................................................................3. 2.1. 前言..................................................................................................................3. 2.2. 性能衡量標準..................................................................................................4 2.2.1 解析度 .......................................................................................................4 2.2.2 信號雜訊比 ...............................................................................................4 2.2.3 信號雜訊失真比 .......................................................................................5 2.2.4 無雜波干擾之動態範圍 ...........................................................................5 2.2.5 動態範圍 ...................................................................................................5. 2.3. 量化器..............................................................................................................6 2.3.1 一位元量化器 ...........................................................................................6 2.3.2 多位元量化器 ...........................................................................................7 1.Mid-rise量化器 ...........................................................................................8 2.Mid-tread量化器 .........................................................................................8 3.非理想的多位元量化器.............................................................................9 2.3.3 量化誤差 .................................................................................................10. V.

(7) 2.3.4 量化誤差的線性模型 .............................................................................11 2.4. 取樣定理........................................................................................................12. 2.5. 超取樣技術....................................................................................................13. 2.6. 三角積分調變器的雜訊移頻........................................................................14 2.6.1 一階雜訊移頻 .........................................................................................15 2.6.2 二階雜訊移頻 .........................................................................................18 1.傳統型架構 ...............................................................................................19 2.低失真架構 ...............................................................................................20 3.比較傳統型架構與低失真架構...............................................................21 2.6.3 高階雜訊移頻 .........................................................................................22 1.單迴路架構 ...............................................................................................24 2.串疊架構 ...................................................................................................25. 第三章. 低電壓下三角積分調變器的電路元件設計................................................27. 3.1. 前言................................................................................................................27. 3.2. 低電壓設計....................................................................................................27 3.2.1 低臨界電壓製程 ...................................................................................28 3.2.2 電壓增強技術 .......................................................................................28 3.2.3 靴帶式開關電路 ...................................................................................29 3.2.4 使用靴帶式開關為取樣開關電路 .......................................................30. 3.3. 交換電容式電路............................................................................................32 3.3.1 反相積分器 ...........................................................................................32 3.3.2 非反相積分器 .......................................................................................33. 3.4. 開關運算放大器的初始原理........................................................................34. 3.5. 使用雙取樣技術之開關運算放大器積分器電路........................................36. 3.6. AB類/AB類開關運算放大器 .......................................................................38. VI.

(8) 3.6.1 AB類輸入對的工作原理 .......................................................................40 3.6.2 共模回授電路 .......................................................................................42 3.6.3 偏壓電路 ...............................................................................................43 3.6.4 AB類/AB類運算放大器電路的模擬結果 .............................................44 3.7. 多位元量化器................................................................................................45 3.7.1 適用於低電壓的多位元量化器 ...........................................................45 3.7.2 適用於低電壓的比較器 .......................................................................46 3.7.3 多位元量化器電路的模擬結果 ...........................................................47. 3.8. 動態元件不匹配............................................................................................48 3.8.1 資料權重平均法 ...................................................................................49 3.8.2 時脈平均演算法 ...................................................................................50. 3.9. 非重疊時脈產生器........................................................................................51. 第四章. 低電壓下改良式三階低失真三角積分調變器............................................52. 4.1. 改良式三階低失真三角積分調變器之系統架構........................................52 4.1.1 三角積分調變器之輸入前饋路徑架構 .................................................52 4.1.2 傳統三階低失真三角積分調變器 .........................................................53 4.1.3 改良式三階低失真三角積分調變器 .....................................................53 4.1.4 改良式三階低失真三角積分調變器之係數決定 .................................54. 4.2. 系統架構的MATLAB模擬 ...........................................................................56 4.2.1 系統架構的模擬與分析 .........................................................................57 4.2.2 取樣電容之決定 .....................................................................................58 4.2.3 運算放大器之有限增益 .........................................................................60 4.2.4 時脈抖動需求 .........................................................................................60 4.2.5 系統架構的非理想模擬 .........................................................................61. 4.3. 系統架構的HSPICE模擬..............................................................................62. VII.

(9) 4.3.1 系統中AB類/AB類運算放大器電路的模擬結果.................................64 4.3.2 系統中積分器電路的模擬結果 .............................................................65 4.3.3 系統架構的模擬結果 .............................................................................65 4.3.4 佈局與晶片腳位配置 .............................................................................65 4.4. 實驗結果........................................................................................................68 4.4.1 輸入訊號源與輸入終電路 .....................................................................68 4.4.2 供應電壓的產生 .....................................................................................69 4.4.3 參考電壓的產生 .....................................................................................70 4.4.4 濾波器槽 .................................................................................................70 4.4.5 量測結果 .................................................................................................70. 4.5. 結論................................................................................................................74. 第五章. 具數位加強之低電壓低失真三角積分調變器............................................75. 5.1. 具數位加強之低失真三角積分調變器之系統架構....................................75 5.1.1 具數位加強之三角積分調變器架構 .....................................................75 5.1.2 具數位加強之三階低失真三角積分調變器 .........................................76. 5.2. 系統架構的MATLAB模擬 ...........................................................................77 5.2.1 系統架構的模擬與分析 .........................................................................78 5.2.2 與AFF架構的比較 ..................................................................................79 5.2.3 系統架構的非理想模擬 .........................................................................80. 5.3. 系統架構的HSPICE模擬..............................................................................81 5.3.1 系統中AB類/AB類運算放大器電路的模擬結果.................................83 5.3.2 系統中積分器電路的模擬結果 .............................................................84 5.3.3 系統架構的模擬結果 .............................................................................84 5.3.4 佈局與晶片腳位配置 .............................................................................84. 5.4. 實驗結果........................................................................................................87. VIII.

(10) 5.5. 結論................................................................................................................89. 第六章. 總結與未來展望 ............................................................................................90. 6.1. 總結................................................................................................................90. 6.2. 未來展望........................................................................................................91. 參考文獻 ............................................................................................................................92. IX.

(11) 表目錄表 3-1. 三位元九位階輸出的多位元量化器比較電壓位準表..................................47. 表 4.1. 三顆運算放大器的個別性能表 ......................................................................64. 表 4-2. 晶片規格表......................................................................................................66. 表 5.1. 三顆運算放大器的個別性能表 ......................................................................83. 表 5-2. 晶片規格表......................................................................................................85. 表 6-1. 晶片性能與先前文獻比較表..........................................................................90. X.

(12) 圖目錄圖 2-1. 傳統類比數位轉換器方塊圖............................................................................3. 圖 2-2. 超取樣類比數位轉換器方塊圖........................................................................4. 圖 2-3. SNDR/SNR對輸入功率圖 ................................................................................5. 圖 2-4. 一位元量化器與其量化誤差示意圖................................................................6. 圖 2-5. 量化器的非理想現象示意圖............................................................................7. 圖 2-6. Mid-rise量化器與其量化誤差示意圖..............................................................8. 圖 2-7. Mid-tread量化器與其量化誤差示意圖............................................................9. 圖 2-8. 實際多位元量化器的非線性示意圖..............................................................10. 圖 2-9. 量化誤差機率密度函數圖..............................................................................10. 圖 2-10. 量化器的線性模型圖....................................................................................11. 圖 2-11. 連續時域與離散時域關係圖........................................................................12. 圖 2-12. 超取樣之量化雜訊功率頻譜密度函數圖....................................................13. 圖 2-13. 三角積分調變器之架構圖............................................................................14. 圖 2-14. 低通三角積分調變器之線性模型圖............................................................15. 圖 2-15. 一階低通三角積分調變器之線性模型圖....................................................16. 圖 2-16. 一階雜訊移頻的雜訊函式分布圖................................................................17. 圖 2-17. 傳統型架構的二階三角積分調變器之線性模型圖....................................19. 圖 2-18. 一階與二階雜訊移頻的雜訊函式分布圖....................................................20. 圖 2-19. 低失真架構的二階三角積分調變器之線性模型圖....................................21. 圖 2-20. (a)傳統型二階架構 (b)低失真二階架構之各級輸出振幅圖 ..................22. 圖 2-21. 調變器之解析度對OSR與移頻階數圖........................................................23. 圖 2-22. Interpolative三角積分調變器之線性模型圖 ...............................................24. 圖 2-23. 改良的Interpolative三角積分調變器之線性模型圖 ...................................25. 圖 2-24. 串疊三角積分調變器之線性模型圖............................................................25. XI.

(13) 圖 3-1. CMOS開關電路 ..............................................................................................27. 圖 3-2. 電壓電源與轉導關係圖..................................................................................28. 圖 3-3. 時脈訊號增強電路..........................................................................................29. 圖 3-4. 靴帶式開關電路..............................................................................................30. 圖 3-5. 靴帶式開關做為取樣開關之電路..................................................................31. 圖 3-6. 靴帶式開關電路的暫態模擬圖......................................................................31. 圖 3-7. 反相積分器電路..............................................................................................32. 圖 3-8. 非反相積分器電路..........................................................................................33. 圖 3-9. 移除浮接開關之SC電路.................................................................................34. 圖 3-10. 使用開關運算放大器的積分器電路............................................................34. 圖 3-11. 半週期延遲電路的電路................................................................................35. 圖 3-12. 改良開關運算放大器積分器電路................................................................36. 圖 3-13. 全差動雙取樣積分器電路............................................................................37. 圖 3-14. AB類/AB類開關運算放大器電路 ...............................................................39. 圖 3-15. AB類差動輸入對電路 ..................................................................................40. 圖 3-16. AB類差動輸入對電路的工作模擬圖 ..........................................................41. 圖 3-17. 適合低電壓的共模回授電路........................................................................42. 圖 3-18. 共模回授電路中的放大器電路....................................................................43. 圖 3-19. 偏壓電路........................................................................................................43. 圖 3-20. AB類/AB類運算放大器的頻率響應圖 .......................................................44. 圖 3-21. AB類/AB類運算放大器的非線性直流增益圖 ...........................................44. 圖 3-22. 傳統的電阻串量化器電路............................................................................45. 圖 3-23. 不使用電阻串的多位元量化器電路............................................................46. 圖 3-24. 比較器電路與SR閂鎖器...............................................................................47. 圖 3-25. 三位元九位階輸出之多位元量化器電路的模擬結果................................48. XII.

(14) 圖 3-26. 資料權重平均法的操作原理........................................................................49. 圖 3-27. 資料權重平均法的電路實現........................................................................49. 圖 3-28. 四位元時脈平均演算法的架構圖................................................................50. 圖 3-29. 非重疊時脈產生器電路................................................................................51. 圖 4-1. 三角積分調變器之輸入前饋路徑架構圖......................................................52. 圖 4-2. 傳統三階低失真三角積分調變器之線性模型圖..........................................53. 圖 4-3. 改良式三階低失真三角積分調變器之線性模型圖......................................54. 圖 4-4. 轉移函數方程式之係數a的根軌跡圖............................................................55. 圖 4-5. 改良式三階低失真三角積分調變器之MATLAB模型 .................................56. 圖 4-6. 具雙取樣技術的雙輸出積分器之MATLAB模型 .........................................57. 圖 4-7. 理想狀況下系統模型的輸出功率頻譜圖......................................................57. 圖 4-8. 各級積分器輸出振幅圖..................................................................................58. 圖 4-9. 第一級取樣電容大小與動態輸入範圍關係圖..............................................58. 圖 4-10. 第二級以後取樣電容大小與雜訊關係圖....................................................59. 圖 4-11. 運算放大器之SNDR對有限增益圖 .............................................................60. 圖 4-12. 非理想狀況下系統模型的輸出功率頻譜圖................................................62. 圖 4-13. 改良式三階低失真三角積分調變器電路圖................................................63. 圖 4-14. 運算放大器之個別頻率響應圖....................................................................64. 圖 4-15. 系統中各級積分器的輸出振幅圖................................................................65. 圖 4-16. HSPICE模擬調變器之輸出功率頻譜圖......................................................66. 圖 4-17. 晶片腳位配置圖............................................................................................67. 圖 4-18. 測試實驗的準備圖........................................................................................68. 圖 4-19. 輸入終端電路................................................................................................69. 圖 4-20. 調節器電路....................................................................................................69. 圖 4-21. 參考電壓產生電路........................................................................................70. XIII.

(15) 圖 4-22. 濾波器電路....................................................................................................70. 圖 4-23. 晶片之顯微照相圖........................................................................................71. 圖 4-24. DUT的照相圖................................................................................................71. 圖 4-25. 量測之 6 MHz輸出功率頻譜圖 ...................................................................72. 圖 4-26. 量測之動態輸入範圍....................................................................................72. 圖 4-27. 量測之 4 MHz輸出功率頻譜圖 ...................................................................73. 圖 4-28. 量測之動態輸入範圍....................................................................................73. 圖 5-1. 具數位加強之三角積分調變器架構圖..........................................................75. 圖 5-2. 具數位加強之三階低失真三角積分調變器之線性模型圖..........................76. 圖 5-3. FIR數位濾波器電路........................................................................................76. 圖 5-4. 具數位加強之三階低失真三角積分調變器之MATLAB模型 .....................78. 圖 5-5. 理想狀況下系統模型的輸出功率頻譜..........................................................79. 圖 5-6. 各級積分器輸出振幅圖..................................................................................79. 圖 5-7. 數位輸入前饋與類比輸入前饋之積分器輸出振幅比較圖..........................80. 圖 5-8. 非理想狀況下系統模型的輸出功率頻譜......................................................80. 圖 5-9. 具數位加強之三階低失真三角積分調變器電路圖......................................82. 圖 5-10. 運算放大器之個別頻率響應圖....................................................................83. 圖 5-11. 系統中各別積分器的輸出振幅圖................................................................84. 圖 5-12. HSPICE模擬調變器之輸出功率頻譜圖......................................................85. 圖 5-13. 晶片腳位配置圖............................................................................................86. 圖 5-14. 測試實驗的準備圖........................................................................................87. 圖 5-15. 晶片之顯微照相圖........................................................................................88. 圖 5-16. DUT的照相圖................................................................................................88. 圖 5-17. 量測之輸出功率頻譜圖................................................................................89. 圖 5-18. 量測之動態範圍............................................................................................89. XIV.

(16) 第一章. 1.1. 緒論. 研究動機半導體產業的發展，帶動電子產品ㄧ波波的革命，不僅提升大眾物質的生活水. 平；相對的，社會大眾對於電子產品的需求也愈來愈高，如液晶數位電視的產生，以及行動電話或MP3隨身聽的盛行。尤其在可攜式電子產品方面，對於人們的生活型態已掀起了重大的改變。因此在可攜式電子產品輕薄短小的發展趨勢下，積體電路已經朝著晶片系統(SOC)的方向發展邁進，其目的在於縮小晶片面積、節省晶片工作時的功率消耗、降低晶片製作成本、並具有高效能的優點。這種構思是把不同功能整合於單一晶片中，幾乎含概了完整的功能，可被視為一個完整系統。所以數位和類比電路的結合也就越來越重要[1-2]。. 在現今製程技術不斷的進步下，積體電路設計進入了奈米時代，此進步不但大大的降低電路的面積，相對上電源供應電壓也大幅的下降。高效能、低功率的晶片陸續地推陳出新。對電路的設計趨勢來說，低電壓電路的設計越來越重要。單就數位電路而言，電壓的下降提升了整體的效能，並能達到節省功率消耗的目的；然而對於類比電路的設計而言，在實現上卻沒有明顯的受益。這是因為降低電源電壓的同時，電晶體的臨界電壓並沒有隨著製程進步成等比例的下降，造成趨動電壓的不足。因此電源電壓的下降，雖可有效地節省數位電路的功率消耗，但卻反而增加類比數位轉換電路設計的困難。若要類比數位轉換電路操作在低電壓，又要維持和正常電壓相同的性能，對設計者來說，是一項很大的挑戰。. 以高解析度及低功率為目標，在音頻(Audio)的應用中，如測量儀器、音頻通信的使用。三角積分調變器(Delta-Sigma Modulators)是一種非常合適用來實現高解析度 1.

(17) (16-bit)的架構，其技術特色是對類比電路元件的非理想特性不敏感，例如元件之間的不匹配、運算放大器的有限增益等等。在混合訊號的領域中，類比數位轉換器(ADC) 在文獻上已有相當多的研究投入，其中三角積分調變器似乎是最能夠實現窄頻高解析度的轉換器電路。再加上由於這項技術具有的超取樣(Oversampling)特性，使得我們對於系統中前置的抗交連濾波器(Anti-aliasing filter)的規格要求得以減輕，這對類比電路的設計來說是一項很大的優點。. 本論文即是實現運用在音頻範圍的三角積分調變器，使用非0.18um製程所訂定的標準電壓，而是操作於0.7V的低電壓。同時使用雙取樣(Double sampling)技術來提高超取樣率(OSR)，而不增加運算放大器對頻寬的需求；此外該技術也非常適合應用於開關運算放大器(Switched-opamp)所組成的低電壓交換電容式機分器電路。. 1.2. 論文組成本論文一共分成六個章節，除了本章節已經介紹過研究動機之外，其餘各章節. 的內容與簡介分別如下；第二章討論三角積分調變器的原理，例如超取樣技術為何可以提升系統效能、雜訊移頻對於系統解析度的影響等等。並對三角積分調變器的架構，做一些簡單的介紹。第三章介紹三角積分調變器中所需要的電路元件，如運算放大器、比較器等電路，以及電路在低電壓下如何設計來維持電路性能。第四章對所提出的改良式低失真三角積分調變器作架構的介紹，並展現模擬的結果。最後實現此類比數位轉換器，並對其做實驗的測量。第五章如同第四章一樣，對於所提出之另一架構，具數位加強之低失真三角積分調變器做介紹與模擬，同樣去實現、量測電路。第六章對於本論文所提出之三角積分調變器做一個整理與未來展望。. 2.

(18) 第二章. 2.1. 三角積分調變器概論. 前言三角積分調變器(Delta-Sigma Modulator)在1960年代就已經被提出，但是礙於當. 時積體電路技術並不發達，一直到了1990年代後期才逐漸地被實現並加以改進其效能。一個傳統的類比數位轉換器的方塊圖如圖2-1，其中類比部分包含一個抗交連濾波器(Anti-aliasing Filter)藉以過濾掉頻帶以上的輸入訊號來避免摺疊雜訊，再以一工作於奈奎氏(Nyquist)取樣頻率的取樣保持電路(Ssamp & Hold Circuit)將資料轉換成取樣資料的形式，然後交給下一級的量化器(Quantizer)與編碼器(Encoder)處理後，以轉成所需的數位碼符號作輸出。. 圖 2-1. 傳統類比數位轉換器方塊圖. 傳統的類比數位轉換器都是操作在兩倍頻寬的奈奎氏頻率。所以為了避免信號互相影響，抗交連低通濾波器的階數要很高，不但製作不易，急峻的濾波特性也會產生群延遲的相位失真，即頻率與時間延遲不成為直線關係。然而傳統的類比數位轉換器的另一個隱憂為製程上高解析度的類比元件並不容易實現。但傳統的類比數位轉換器必須要有高解析度的量化器與取樣保持電路才能達到高解析度。. 為了實現高解析度的類比數位轉換器電路，我們可以透過超取樣(Oversampling) 類比數位轉換器來實現，如圖2-2。透過高於奈奎氏取樣頻率2倍以上的取樣頻率進. 3.

(19) 行取樣，來提供非常好的解析度。在數位電路部份另外包含一個低通濾波器與降取樣率電路構成的降頻電路。. 圖 2-2. 超取樣類比數位轉換器方塊圖. 超取樣類比數位轉換器，透過超取樣技術使得抗交連濾波器的需求降低，可減輕設計抗交連濾波器的難度，並且使得類比電路的複雜度降低，適合應用在高解析度、較低頻寬的系統中。. 2.2. 性能衡量標準由於類比數位轉換器的性能會受元件的非理想與非線性和環境雜訊的影響，故. 介紹幾個常用於衡量類比數位轉換器的性能指標。. 2.2.1. 解析度. 一個轉換器能夠區分多少個類比位階，就是其解析度(Resolution)。假設有2N個可區分的類比位階，就稱為N位元轉換器。解析度會受到雜訊、量化器或其他類比電路的缺點所影響。有時也以有效位元數(Effective Number of Bits, ENOB)來表示。. 2.2.2. 信號雜訊比. 所謂的信號雜訊比(Signal-to-Noise Ratio, SNR)為輸入訊號功率相對於雜訊功率的比率。其雜訊包含訊號頻寬內除了諧波訊號(harmonic)的所有雜訊。SNR的峰值通常是用來評斷一個轉換器性能好壞的重要依據。. 4.

(20) 2.2.3. 信號雜訊失真比. 信號雜訊失真比(Signal-to-Noise plus Distortion Ratio, SNDR)也是一個用來衡量類比數位轉換器的重要指標，為輸入訊號功率相對於雜訊功率的比率。而其雜訊為訊號頻寬內所有的雜訊，也包括了諧波訊號。將一轉換器系統輸入一正弦波訊號，隨著輸入訊號振幅的改變，做一輸入訊號振幅對SNDR的函數。當輸入振幅較小時， SNDR和SNR非常接近；當輸入振幅變大時，諧波失真將會發生，造成SNDR降低。. 2.2.4. 無雜波干擾之動態範圍. 所謂無雜波干擾之動態範圍(Spurious-Free Dynamic Range, SFDR)是指除了在主訊號頻率之外，出現在兩倍頻或三倍頻以上的諧波中，功率值最大的諧波與主訊號功率大小的差值。一般而言SNDR與SFDR在通訊應用上是非常有用的衡量標準。. 2.2.5. 動態範圍. 動態範圍(Dynamic Range, DR)為另一種常用的性能基準。當輸入訊號振幅變小，SNDR隨之降低，畫一SNDR對輸入振幅大小的曲線圖，如圖2-3。動態範圍的定義為，當SNR為最大時的輸入信號振幅和SNR為0時的最小輸入信號振幅的差值. 圖 2-3. SNDR/SNR 對輸入功率圖. 5.

(21) 2.3. 量化器在做類比數位轉換時，類比的取樣信號被傳遞，經過量化器產生對應的數位訊. 號輸出。然而類比的輸入訊號與所對應的數位輸出訊號將會存在一個差距，即為量化誤差(quantization error)。一個類比數位轉換器的性能來自一個量化器的精確度。. 2.3.1. 一位元量化器. 一位元量化器只有兩個輸出位階，兩個輸出位階被一條直線所定義。一位元量化器被表示在圖2-4，所對應的量化誤差也被顯示在其下。圖中的X軸描述輸入的類比訊號，Y軸表示輸出的數位位階。下圖的特性曲線顯示當輸入的類比訊號與輸出的數位訊號位階相等時，有著最小的量化誤差。在沒有超出限制的情況下，最大的量化誤差為一半的最小有效位元(least significant bit, LSB)。一位元量化器不只具有架構簡單和與生俱來的完美線性度的優點，其只有兩個輸出位階，更使得數位轉類比的回授電路(DAC feedback)更便於設計。. 圖 2-4. 一位元量化器與其量化誤差示意圖. 6.

(22) 實際的量化器可能有直流電壓偏移 (dc offset voltage)和遲滯現象(hysteresis)的非理想行為，可能的實際的轉移曲線描繪在圖2-5。當輸入電壓差大於某一個電位範圍時，但輸出由如記憶般保持再上一個輸出狀態，這個區域稱之為遲滯現象。此區域的中心點與Y軸相比，若有誤差則稱為直流偏移電壓。量化器的非理想行為會使解析度下降，但只要不要超過可容忍的範圍，皆可與量化誤差一起處理。. 圖 2-5. 2.3.2. 量化器的非理想現象示意圖. 多位元量化器. 由於一位元量化器架構簡單與容易設計的優點，再加上完美的線性度，所以廣泛的運用在許多類比數位轉換器上。儘管如此，大量的量化誤差卻造成了雜訊功率的提升。一個使用一位元量化器之調變器，為了達到更高的解析度，就必須提高調變器的階數，但考慮對系統穩定度的影響，將可能需要額外的電路來幫助系統維持穩度。因此使用多位元量化器將是另一種解決問題的方法，其可以達到比一位元量化器更高的解析度。更多的參考位準，提高了數位輸出訊號的位階數量；也由於位階與位階之間的差距變小了，因而降低了量化雜訊功率。有兩種形式的量化器，將在以下介紹。. 7.

(23) 1.Mid-rise 量化器圖2-6顯示一個理想的mid-rise量化器，它具有偶數個輸出位階，當輸入訊號位於量化範圍的中央時，此時恰好為一輸入參考位準，輸出訊號在此時上升。下面方程式Bit是指解析度的位元數、XFS是指輸入訊號的可量化範圍、Levels是指量化器的輸出位階數，定義一個單位輸入位準的大小為. Δx =. X FS X FS = Bit Levels 2. (2-1). Y (digital Output). X (analog input). YFS LSB. XFS Quantization Error Overload X (analog input). LSB. Overload XFS. 圖 2-6. Mid-rise 量化器與其量化誤差示意圖. 2.Mid-tread 量化器一個理想的mid-tread量化器描繪在圖2-7。它具有奇數個輸出位階，當輸入位於輸入範圍的中央時，輸出訊號在此時具有一個大小相同的輸出位階。一個單位輸入位準的大小定義為. 8.

(24) Δx =. 圖 2-7. X FS X = Bit FS Levels 2 + 1. (2-2). Mid-tread 量化器與其量化誤差示意圖. 3.非理想的多位元量化器在實際實現量化器時，將會有許多缺陷影響量化器的線性度，可能的特性曲線被描繪在圖2-8。理想的量化器的每一階位階大小皆相同，但實際的量化器卻不一定，增益誤差(gain error)造成了實際的轉移曲線與理想的轉移曲線有著的不同斜率，因此也形成不同的位階大小。位階轉換的位置與理想轉換位置的誤差稱為偏移誤差 (offset)。每一筆類比輸出之間隔大小與理想的1 LSB之最大差距之值即為差動非線性誤差(Differential nonlinearity, DNL)。當DNL大於一個LSB時，將發生解碼錯誤的情形。整體非線性誤差(Integral nonlinearity, INL)為每一筆實際類比輸出與理想線之最大差距之值。. 9.

(25) Y (digital Output). Gain Error. Ideal Practial. Missing Code X (analog input) Offset. INL. LSB+DNL. 圖 2-8. 2.3.3. 實際多位元量化器的非線性示意圖. 量化誤差. 量化誤差也稱為量化雜訊(quantization error)，且限制在+0.5LSB與-0.5LSB內，整體之機率密度函數圖(probability density function, PDF))如圖2-9所呈現，為均勻分布的白色雜訊(white noise)，並且不隨著輸入訊號與頻率而有所改變。量化誤差的機率密度函數fQ(q)為. ∫. ∞. −∞. 圖 2-9. f Q (q)dq = 1. (2-3). 量化誤差機率密度函數圖. 由分佈特性可以算出整體之量化誤差平均值為0，均方根(root-mean-square, RMS)為 1 T/2 1 T/2 −t LSB VQ(RMS) = [ ⋅ ∫ VQ 2 dt]1/ 2 = [ ⋅ ∫ LSB2 ⋅ ( ) 2 dt]1/ 2 = − − T / 2 T / 2 T T T 12. 10. (2-4).

(26) T在這裡代表量化誤差的的週期。而量化誤差的功率頻譜密度(power spectral density, PSD)SQ(F)可得到為 VQ(2 RMS) =. fs / 2 LSB2 = ∫ SQ (f )df = SQ (f ) ⋅ fs − fs / 2 12. (2-5). LSB2 1 ⋅ 12 fs. (2-6). SQ (f ) =. 對N位元解析度的量化器而言，其峰對峰值(peak-to-peak value)為2N‧(LSB/2)。對於一個正弦輸入信號，其均方根(RMS)值可以表示為 Vin (RMS) _ max =. 2 N ⋅ LSB 1 2 N ⋅ LSB ⋅ = 2 2 2 2. (2-7). 因此我們可以計算出SNR為： SNR = 20 ⋅ log(. Vin (RMS) VQ(RMS). ) = 20 ⋅ log(. 2 N ⋅ LSB 2 2 ) LSB 12. (2-8). 3 = 20 ⋅ log(2 N ⋅ ) = 6.02 ⋅ N + 1.76 (dB) 2. 從(2-8)式可以知道，每當量化器的增加一個位元數的解析度時，SNR也會大概增加6.02 dB，也就是當量化器的位元數N越高時，解析度也會越高，其抑制量化誤差的能力也越強。. 2.3.4. 量化誤差的線性模型. 量化誤差可視為獨立的白色雜訊，圖2-10的線性模型e(n)可代表量化誤差[3] e(n) x(n). y(n). x(n). Quantizer. 圖 2-10. 量化器的線性模型圖. 11. y(n).

(27) 2.4. 取樣定理自然界中的信號都是以類比信號存在，也就是說其強度具有連續性。將類比信. 號轉換成數位信號時，必須對類比信號進行取樣。所謂的取樣，即是針對一個連續輸入的信號以一個固定的時間間隔將信號強度記錄下來。從數學的觀點而言，取樣的動作就是將類比信號乘上一個週期性的脈衝信號，其脈衝輸出的大小就會是取樣時間點的類比信號強度。假設Xa(t)表示一個類比輸入信號，Ts為取樣週期，則取樣信號可以表示成： X d (t) = X a (t) ⋅ p(t) = X a (t) ⋅. 圖 2-11. ∞. ∑ δ (t − kT ). (2-9). S. k =−∞. 連續時域與離散時域關係圖. 接著從頻域的觀點出發，對於一個時域信號而言，可以透過拉式轉換得到頻域的表示式。而從數學上的定義可以清楚知道，在時域上相乘可以等效成頻域上做摺積(convolution)，我們可以推導出取樣後對於頻率的影響。 L X a (t) ⎯⎯ → X a (ω ). 2π p(t) = ∑ δ (t − kTS ) ⎯⎯ →P(ω ) = TS k =−∞ ∞. L. ∞. 2π. ∑ δ (ω − k T. k =−∞. ). (2-10). S. 由(2-9)式及(2-10)式可計算出： X p (ω ) =. ∞ 1 1 2π 2π X a (ω ) ⋅ p(ω ) = ⋅ X a (ω ) ⋅ ∑ δ (ω − k ) 2π 2π TS TS k =−∞. X p (ω ) =. 1 TS. ∞. 2π. ∑ X(ω − k T. k =−∞. ). (2-11). S. 12.

(28) 對於(2-11)式必須定義一頻寬限制(Band limited)條件，使得取樣信號可以重建成原來的類比信號，也就是說取樣頻率必須操作在兩倍頻寬，這也就是奈奎式取樣頻率。理論上，當操作在奈奎式取樣頻率時，只要透過一個低通濾波器就可以將所需要的信號頻譜擷取出來。. 2.5. 超取樣技術超取樣技術(Oversampling technique)是增加取樣頻率fs高於奈奎式取樣頻率數. 倍以上，來達到更加的性能。超取樣率(oversampling ratio, OSR)的定義為取樣頻率與兩倍基頻(fB)頻率的比值： OSR =. 圖 2-12. fs 2f B. (2-12). 超取樣之量化雜訊功率頻譜密度函數圖. 考慮超取樣技術對系統的影響，圖2-12的左側，量化誤差均勻分布為白色雜訊，經過一個低通濾波器，將頻寬外的雜訊通通濾掉。當使用超取樣技術時，假設取樣頻率為fs，根據能量不滅定理，對同一個系統所產生的雜訊功率而言，其頻譜密度函數分布就如同圖2-12的右側，頻帶內的雜訊會大量降低，這時頻帶內的量化雜訊功率表示為 PQ = ∫. fs / 2. − fs / 2. fB. SQ (f ) H(f ) df = ∫ SQ (f )df = (2f B ) ⋅ ( 2. − fB. LSB2 1 LSB2 1 ⋅ )= ⋅ 12 fs 12 OSR. 當輸入訊號為正弦波時，使用(2-7)式可得到訊號功率為. 13. (2-13).

(29) 2 N ⋅ LSB 2 LSB2 ⋅ 22N PS = ( ) = 8 8. (2-14). 再以(2-13)式與(2-14)式，可得信號雜訊比為. SNR = 10 ⋅ log(. PS ) = 6.02 ⋅ N + 1.76 + 10 ⋅ log(OSR) (dB) PQ. (2-15). 由 (2-15)式可知，前兩項與奈奎式取樣頻率相同，且在使用超取樣技術後，系統的性能增加。當OSR每增加一倍時，SNR將會改善3dB。因此可以推論出，當取樣頻率遠大於兩倍頻寬時，頻帶內雜訊將遠小於奈式取樣頻率，SNR將被提高。然而，因為元件的非理想與非線性限制，加上銜接在後的數位訊號處理(DSP)電路，OSR並不是可以無限制的增加。. 2.6. 三角積分調變器的雜訊移頻透過超取樣技術可以提高SNR，然而這樣的改善是不足夠的。舉例來說，當藉. 由提高OSR來改善SNR的時候，可能會導致取樣頻率過高，不僅僅是元件製作上的困難，更會引進高頻效應而影響電路的效能，因此另一個概念被提出。在先前，訊號只單單經過量化器並將輸入的類比訊號轉為數位訊號輸出。而這時考慮在量化器之前，加入一個迴路濾波器(loop filter)，再使用一個數位類比轉換器(DAC)將輸出的數位訊號做回授，使得量化雜訊被推往高頻，造成頻帶內的雜訊大量降低，此技術被被稱為三角積分調變器(Delta Sigma Modulation, DSM)，描述在圖2-13。 x(n). Loop Filter. Quantizer. DAC Feedback. 圖 2-13. 三角積分調變器之架構圖. 14. y(n).

(30) 圖 2-14. 低通三角積分調變器之線性模型圖. 由圖2-14低通三角積分調變器的線性模型，可以推導出信號轉移方程式(STF)與雜訊轉移方程式(NTF) STF(z) ≡. Y(z) H(z) = X(z) 1 + H(z). (2-16). NTF(z) ≡. Y(z) 1 = E(z) 1 + H(z). (2-17). 由(2-16)式及(2-17)式可以得到調變器的輸出為 Y(z) = STF(z) ⋅ X(z) + NTF(z) ⋅ E(z) =. H(z) 1 ⋅ X(z) + ⋅ E(z) 1 + H(z) 1 + H(z). (2-18). STF(z)與NTF(z)各為低通和高通之轉移方程式。由(2-18)式可知，藉由NTF(z)為高通轉移方程式，將量化雜訊乘上NTF(z)，使得頻寬內大量的量化雜訊被推往高頻，因而增加整體的性能。然而對於推往高頻的雜訊而言，並無法藉由負回授而減少，因此後端電路必須加上濾波器(decimation filter)將頻帶外的量化雜訊移除且降頻。. 2.6.1. 一階雜訊移頻. 一階低通三角積分調變器的線性模型，如圖2-15。是由一個離散時間積分器 (Discrete-time Integrator)與量化器所組成。輸入訊號X(z)先通過離散時間過積分器，再由量化器辨別產生數位輸出Y(z)，此時離散時間積分器亦不斷地累積輸入訊號X(z) 與DAC回授訊號的差值，形成一負回授系統。. 15.

(31) z −1 1 − z −1. 圖 2-15. 一階低通三角積分調變器之線性模型圖. 由一階低通三角積分調變器的線性模型，可以分別推導出信號轉移方程式與雜訊轉移方程式 STF(z) ≡. Y(z) z −1 1 − z −1 = = z −1 −1 −1 X(z) 1 + (z 1 − z ). (2-19). NTF(z) ≡. Y(z) 1 = = 1 − z −1 −1 −1 E(z) 1 + (z 1 − z ). (2-20). 信號轉移方程式代表著原始的輸入只被延遲了一個時脈。而雜訊轉移方程式為一個離散時間微分，使得雜訊被移往高頻，如圖2-16所示。另外，離散時間積分器 H(z)有一個極點位於Z=1，雜訊轉移方程式亦在直流點也擁有一個零點，故雜訊轉移方程式零點數量代表著雜訊移頻的階數，也決定了雜訊移頻的斜率。一階低通三角積分調變器的輸出轉移方程式為. Y(z) = z −1 ⋅ X(z) + (1 − z −1 ) ⋅ E(z). (2-21). 帶入z = ejωT到(2-21)式中，可得. NTF(ω) = 1 − (e − jωT ) = 1 − cos(ωΤ) + j ⋅ sin(ωΤ). (2-22). 取絕對值大小 NTF(ω) = 1 − cos(ωΤ) + j ⋅ sin(ωΤ) =. [1 − cos(ωΤ)] + [sin(ωΤ)] 2. 2. = 2 ⋅ [1 − cos(ωΤ) ]. ωΤ ωΤ ⎤ ωΤ ⎡ = 2 ⋅ ⎢1 − cos 2 ( ) + sin 2 ( ) ⎥ = 4 ⋅ sin 2 ( ) 2 2 ⎦ 2 ⎣ ωΤ = 2 ⋅ sin( ) 2. 16. (2-23).

(32) 再帶入ω=2πf、T=1/fs於(2-23)式，可得雜訊轉移方程式為高通函數 NTF(f ) = 2 ⋅ sin(. πf ) fs. (2-24). 可知雜訊轉移方程式在直流點具有一個零點，且雜訊轉移方程式的最大值在二分之ㄧ的取樣頻率下(f=fs/2)，在圖2-16可見。整體的雜訊功率可得 PQ,total = ∫. fs / 2. − fs / 2. SQ (f ) H(f ) df = ∫ 2. fs / 2. − fs / 2. 2. (. LSB2 1 ⎡ πf ⎤ LSB2 ⋅ ) ⎢ 2 ⋅ sin( ) ⎥ df = 12 fs ⎣ fs ⎦ 6. (2-25). 儘管在取樣頻率內，與超取樣的例子相比雜訊功率增加了兩倍，但是由於雜訊移頻的關係，雜訊往高頻移動，在頻寬內的雜訊卻是大大地少於超取樣的例子。. 圖 2-16. 一階雜訊移頻的雜訊函式分布圖. 在訊號頻寬內的雜訊功率 fB. PQ = ∫ S2Q (f ) ⋅ NTF(f ) df 2. − fB. 2. LSB2 1 ⎡ πf ⎤ =∫ ( ⋅ ) ⎢ 2 ⋅ sin( ) ⎥ df −fB 12 fs ⎣ fs ⎦ 2 f B LSB 1 ⎡ πf ⎤ =∫ ( ⋅ ) ⋅ ⎢ 4 ⋅ sin 2 ( ) ⎥ df −fB 12 fs ⎣ fs ⎦ fB. =(. fB ⎡ LSB2 1 2πf ⎤ ⋅ ) ⋅ ∫ ⎢1 − cos( ) df 3 fs − fB ⎣ fs ⎥⎦. =(. 2πf ⎤ ⎫ LSB2 1 ⎧ fs ⎡ ⋅ ) ⋅ ⎨f B − ⋅ ⎢sin( B ) ⎥ ⎬ 3 fs ⎩ 2π ⎣ fs ⎦ ⎭. 17. (2-26).

(33) 當OSR>>1時，可得2πfB/fs<<1，因此可取近似值 sin x ≈ x −. 1 3 x for x<<1，(2-25)式 3!. 可改寫為. LSB2 1 ⎧ fs ⎡ 2πf B 1 2πf B 3 ⎤ ⎫ ⋅ ) ⋅ ⎨f B − ⋅ ⎢ − ( PQ = ( ) ⎬ 3 fs ⎩ 2π ⎣ fs 3! fs ⎥⎦ ⎭ LSB2 1 fs 2πf B 3 =( ⋅ )⋅ ( ) 3 fs 2π ⋅ 6 fs LSB2 ⋅ π 2 1 3 =( )⋅( ) 36 OSR. (2-27). 利用(2-14)式的信號功率，和(2-27)式的雜訊功率，可以得到一階低通三角積分調變器的最大SNR. SNR max. LSB2 ⋅ 2 2N P 8 ) = 10 ⋅ log( S ) = 10 ⋅ log( 2 2 LSB ⋅ π 1 3 PQ ( )⋅( ) 36 OSR 3 3 ⎡ ⎤ = 10 ⋅ log ⎢ 22N ⋅ ( ) ⋅ ( 2 ) ⋅ OSR 3 ⎥ 2 π ⎣ ⎦ = 6.02 ⋅ N + 1.76 − 5.17 + 30 ⋅ log(OSR) (dB). (2-28). 由(2-15)式可知，在沒有雜訊移頻技術加入時，每增加一倍的OSR，系統只有改善3 dB。但透過雜訊移頻技術，可以由(2-28)式知道，每增加一倍的OSR，SNR將增加9 dB。. 2.6.2. 二階雜訊移頻. 二階低通三角積分調變器的線性模型包含了兩個離散時間積分器和與先前相同的量化器與DAC回授電路。常用的基礎架構主要可分為兩種，一種是傳統型架構 (traditional topology)，而另一種則是低失真架構(low-distortion topology)。接下來的章節將討論，一階與二階三角積分調變器雜訊移頻的差異，還有兩種基礎架構的相異之處。. 18.

(34) 1.傳統型架構傳統型架構的二階三角積分調變器又可稱為分散式回授串疊積分器(Cascaded integrators with distributed feedback, CIFB)，是由兩個離散時間積分器、兩個DAC回授電路和量化器所組成，如圖2-17。. z −1 1 − z −1. 圖 2-17. z −1 1 − z −1. 傳統型架構的二階三角積分調變器之線性模型圖. 由圖2-17信號轉移方程式與雜訊轉移方程式可分別推導出. STF(z) = z −2. (2-29). NTF(z) = (1 − z −1 ) 2. (2-30). 這代表著STF為兩次的時脈延遲，NTF為二階的雜訊移頻，二階低通三角積分調變器的輸出轉移方程式為. Y(z) = z −2 ⋅ X(z)+(1 − z −1 ) 2 ⋅ E(z). (2-31). 利用一階低通三角積分調變器求|NTF(z)|的方法，可推導出二階低通三角積分調變器的|NTF(z)|為. ⎛ ⎛ πf ⎞ ⎞ | NTF(f ) |= ⎜ 2 ⋅ sin ⎜ ⎟ ⎟ ⎝ fs ⎠ ⎠ ⎝. 2. (2-32). 因此訊號頻寬內的量化雜訊功率為. LSB2 ⋅ π 4 ⎛ 1 ⎞ PQ = ⎜ ⎟ 60 ⎝ OSR ⎠. 19. 5. (2-33).

(35) 最後二階低通三角積分調變器的最大SNR也可求得. SNR max. ⎛ ⎞ LSB2 ⋅ 22N ⎜ ⎟ ⎛ PS ⎞ 8 ⎜ ⎟ = 10 ⋅ log ⎜ ⎟ = 10 ⋅ log 5 2 4 ⎜P ⎟ ⎜ LSB ⋅ π ⎛ 1 ⎞ ⎟ ⎝ Q⎠ ⎜ ⎜ ⎟ ⎟ 60 ⎝ OSR ⎠ ⎠ ⎝ 3 5 ⎡ ⎤ = 10 ⋅ log ⎢ 22N ⋅ ( ) ⋅ ( 4 ) ⋅ OSR 5 ⎥ 2 π ⎣ ⎦ = 6.02 ⋅ N + 1.76 − 12.9 + 50 ⋅ log(OSR) (dB). (2-34). 透過雜訊移頻的技術，當二階低通三角積分調變器的取樣頻率加倍時，SNR可改善15 dB。圖2-18顯示將一階與二階的雜訊移頻放在一起做比較，二階雜訊移頻比一階雜訊移頻將更多的雜訊移出訊號頻寬內。故當雜訊移頻的階數越高，在信號頻帶內的雜訊功率越低，性能更佳。. 圖 2-18. 一階與二階雜訊移頻的雜訊函式分布圖. 2.低失真架構低失真架構又稱為前饋權重總和串疊積分器(Chain of Integrators with Weighted Feedforward Summation, CIFF)，主要是由單一個量化器與單一個DAC回授電路來實現，如圖2-19[4]。. 20.

(36) z −1 1 − z −1. 圖 2-19. z −1 1 − z −1. 低失真架構的二階三角積分調變器之線性模型圖. 此架構與傳統型架構有相似的地方，以二階三角積分調變器的線性模型來說，低失真架構與傳統型架構有著相同的雜訊轉移方程式，故低失真架構的最大SNR與傳統型架構亦相同。然而不同的是，低失真架構的信號轉移方程式為. STF(z) = 1. (2-35). 3.比較傳統型架構與低失真架構由(2-29)式與(2-30)式可知，CIFB架構中積分器的輸出均含有輸入訊號，導致積分器有較大的輸出振福，因此由訊號產生的失真就容易產生，進而影響整體調變器的解析度。而運算放大器也因為較大的輸出振福使得規格無法放鬆。但CIFB架構有著對元件變異的低敏感度[5]，且容易實現。. 就CIFF架構而言，如同(2-35)式所示，STF為1代表著輸出等於輸入，也代表與 NTF為獨立的，使得在設計時有更加的彈性。由線性模型可知，信號轉移方程式完成於架構中的輸入前饋路徑，這意味著積分器只處理雜訊部份而不處理訊號，使積分器的輸出對訊號失真的相依度降低，此優點可使得輸入動態範圍的加大。而積分器只需處理量化雜訊，也使得運算放大器的需求將被放鬆，如運算放大器的迴轉率 (slew rate)、直流增益等。但單一回授路徑的CIFF，有著較大的穩定度問題。. 21.

(37) 圖 2-20 為兩種架構各級積分器輸出振幅圖，兩種架構皆未做係數的調整，可以看出圖 2-20 (a)傳統型架構的第一個積分器輸出振幅介於正負 5 之間，第二個積分器輸出振幅介於正負 4 之間。而圖 2-20 (b)低雜訊架構的第一個積分器輸出振幅介於正負 1 之間，第二個積分器輸出振幅介於正負 0.5 之間。低失真架構的積分器輸出振幅明顯的比傳統型架構降低，此優點可以讓運算放大器有更小的消耗功率以及較寬鬆的設計需求。. (a). 圖 2-20. 2.6.3. (b). (a)傳統型二階架構 (b)低失真二階架構之各級輸出振幅圖. 高階雜訊移頻. 在不考慮穩定度的條件下，解析度可以隨著增加調變器的階數而增加。因此為了降低訊號頻寬內的雜訊功率，提高調變器的階數愈乎是一個可行的方法。以傳統型的架構為例，藉由一階和二階的三角積分調變器的輸出轉移方程式(2-21)式和(2-31) 式可知，一個L階三角積分調變器的輸出轉移方程式為. Y(z) = z − L ⋅ X(z)+(1 − z −1 ) L ⋅ E(z). (2-36). 故可知其雜訊轉移方程式為. NTF(z) = (1 − z −1 ) L. 22. (2-37).

(38) 訊號頻寬內的量化雜訊功率為 LSB2 π 2L ⎛ 1 ⎞ ⋅ ⋅⎜ PQ = ⎟ 12 2L +1 ⎝ OSR ⎠. 2L+1. (2-38). 最後L階低通三角積分調變器的最大SNR也可求得. SNR max. ⎛ ⎞ LSB2 ⋅ 22N ⎜ ⎟ ⎛ PS ⎞ 8 ⎜ ⎟ = 10 ⋅ log ⎜ ⎟ = 10 ⋅ log 2L+1 2 2L ⎜P ⎟ ⎜ ⎟ LSB π ⎛ 1 ⎞ ⎝ Q⎠ ⋅ ⋅⎜ ⎜ ⎟ ⎟ ⎝ 12 2L +1 ⎝ OSR ⎠ ⎠ 3 2L + 1 ⎡ ⎤ = 10 ⋅ log ⎢ 22N ⋅ ( ) ⋅ ( 2L ) ⋅ OSR 2L +1 ⎥ 2 π ⎣ ⎦ ⎛ 2L + 1 ⎞ = 6.02 ⋅ N + 1.76 + 10 ⋅ log ⎜ 2L ⎟ + ( 20 ⋅ L + 10 ) ⋅ log(OSR) (dB) ⎝ π ⎠. (2-39). 由(2-39)式可知，對於L階低通三角積分調變器而言，取樣頻率加倍，SNR可增加3(2L+1) dB或可表示為L+0.5個位元解析度。也代表說，每提高一個階數L，代表 NTF增加L階的雜訊移頻，而NTF的斜率也會被增加，信號頻寬內的雜訊被推往高頻去，有效地增加整體的解析度。. 圖 2-21. 調變器之解析度對 OSR 與移頻階數圖. 23.

(39) 圖2-21可以方便找出想要達到的解析度，需要多少階的調變器和OSR。然而提高調變器之階數後，將會產生穩定度的問題[6]，接下來將討論兩種不同架構的穩定度問題。. 1.單迴路架構一個單迴路架構的高階三角積分調變器是由串連許多積分器來組成。許多克服調變器穩定性問題的方法被提出[7-10]。這些高階的雜訊移頻調變器在單一迴路的架構中，使用了複數個順向或回授路徑，來降低頻寬內的雜訊，但因此增加了額外的極點與零點。此種架構被稱為Interpolative三角積分調變器，如圖2-22所示。. ∫. 圖 2-22. ∫. ∫. Interpolative 三角積分調變器之線性模型圖. 此種調變器靠著調整係數bi來實現一個高通函數。此系統對於係數的精確度有很高的要求，造成系統功率消耗的增加，也增加電路設計的複雜度。而回授穩定度的問題，造成輸入訊號受限制。. 如圖2-23，提出一種改良的Interpolative三角積分調變器來降低系統的敏感度 [11]。此種架構加入一個resonators，在訊號頻寬內改變雜訊轉移方程式的零點位置，. 24.

(40) 使得系統的敏感度降低。然而不可避免的，由於多條的回授路徑加至積分器的輸入端，造成假性的雜訊出現，並且也降低了動態輸入範圍。 c1. c2. X(z). a1. a2. a3. ∫. ∫. a4. ∫. a5. ∫. Y(z). ∫ quantizer. b1. 圖 2-23. b2. b3. b4. b5. 改良的 Interpolative 三角積分調變器之線性模型圖. 2.串疊架構這種串疊架構調變器被提出來克服高階單一迴路架構的穩定度問題，通常也叫做多級雜訊移頻(Multi-stage noise shaping, MASH)調變器。一個簡單的兩極串疊三角積分調變器線性模型圖被描繪在圖2-24。. 圖 2-24. 串疊三角積分調變器之線性模型圖. 此架構是將第一級迴路的量化雜訊作為第二級迴路的輸入，再經由數位濾波器 (digital cancellation circuit)，將第一級的量化雜訊消除。而最後輸出的數位輸出只剩下第二級的量化雜訊，並且雜訊移頻方程式為第一級加第二級的雜訊移頻，為高階. 25.

(41) 的轉移方程式。. 在得到一個高階的雜訊移頻的需求下，MASH架構比單一迴路架構更容易達到系統穩定，且MASH架構的第一級迴路的係數可以比單一迴路架構的係數大的多，使得第一級的第一顆積分器需求可以降低。但是不幸的，第一級與第二級的量化器的位元數將造成隨後FIR濾波器有設計上的困難。而元件的非理想效應，也導致類比和數位電路的不匹配，數位相消電路將無法完美的達到需求。. 26.

(42) 第三章. 3.1. 低電壓下三角積分調變器的電路元件設計. 前言在現今製程技術不斷的進步下，電源供應電壓隨之下降。但是電晶體的臨界電. 壓並沒有在降低電源電壓的同時成等比例的下降，造成類比的電路元件無法隨著製程的進步而放鬆需求。在低電壓下，必須增加電晶體的尺寸，來得到所需的電流，但這可能造成電路元件的不穩定與性能的下降，限制了元件性能。低電壓下如何維持高性能是很重要的課題。. 3.2. 低電壓設計在低電壓電路，導通開關與保持運算放大器的操作是困難的。若訊號的共模位. 準為供應電壓的一半，開關有可能無法有效導通。在圖 3-1 顯示一個 CMOS 開關 (Transmission gate)，供應電壓和接地電位分別控制著 VGN 和 VGP。在標準的供應電壓下，假設訊號的電壓接近零，只有 NMOS 可導通；另一方面，若訊號的電壓接近供應電壓，則只有 PMOS 可以被使用。. 圖 3-1. CMOS 開關電路. 然而，在低電壓的操作下此開關將無法有效導通。如圖 3-2 顯示開關在不同的. 27.

(43) 供應電壓下，0.18μm 製程的 CMOS 開關轉導值。圖 3-2(a)以及圖 3-2(b)分別為開關操作於電源電壓 1.8V 與 0.7V 時的轉導值，可以看到電源電壓下降至 0.7V 時，當訊號的共模位準為供應電壓的一半 0.35V 時，不管是 NMOS 或 PMOS 的轉導值都太小，開關是無法正常動作的。即使訊號是靠近供應電壓或接地電位，開關依舊會遇到困難，例如傳輸速度或非線性、寄生電容等問題。. (a) 供應電壓為 1.8V 圖 3-2. 3.2.1. (b) 供應電壓為 0.7V 電壓電源與轉導關係圖. 低臨界電壓製程. 低臨界電壓製程[12]中，電晶體的臨界電壓變小，可以幫助設計者容易在低電壓下設計。然而使用低臨界電壓製程，需要額外摻雜與光罩，將增加晶片製作的成本。除此之外降低臨界電壓可能造成漏電流(leakage current)的增加。而在交換電容式電路中，漏電流造成更多訊號相依的電荷流失，以至於諧波失真的產生，影響電路的解析度。事實上容許供應電壓的下降有限，對於低電壓的設計也非真的能有所助益。. 3.2.2. 電壓增強技術. 時脈訊號增強(Clock boosting)電路[13-14]被描繪在圖 3-3。時脈訊號增強電路是將電晶體開關的控制驅動信號的電壓升高，有效地驅動 NMOS 開關。當輸入時脈訊號φ在高電位，M2 被導通因此電容 C2 充電至接近供應電壓。M4 也在同時導通，使. 28.

(44) 得輸出訊號 CLK 放電至接地電位。當φ在低電位，由於反轉器電容 C2 將充電至兩個供應電壓，經過 PMOS 傳送到 CLK。. M1. M2 M3 C1. CLK. C2 M4. Ф. 圖 3-3. 時脈訊號增強電路. 輸出 CLK 的最大值為. VCLK,PEAK = 2 ⋅ VDD. C2 C2 + Cp + CG,switch. (3-1). 其中 CP 為 C2 上板處的寄生電容，CG,switch 為隨後連接之開關的閘極電容。時脈訊號增強電路提供非常有效地解決開關無法有效導通的問題。但是對深次微米或奈米製程電路而言，會有可靠度的問題。亦即長時間給予較高之電壓，容易造成開關使用壽命的減短，甚至造成開關之閘極的毀損。另一方面，升高的電壓信號需全面使用在脈波電路中，也將會增加額外的功率消耗。. 3.2.3. 靴帶式開關電路. 在低電壓下，靴帶式開關(Bootstrapped switch)是另一種解決問題的方法，被描繪在圖 3-4。當時脈相位為φ2 的期間，電容 Cb 預先貯存一個供應電壓 VDD，而同時 NMOS 電晶體的閘極接地。當時脈相位轉為φ1 時，NMOS 電晶體的閘極將達到一個 Vin+VDD 的電位，VG 將隨著 Vin 的改變而改變，也就是說 NMOS 閘極至源極的 Vgs 電壓將維持在供應電壓 VDD。顯然地，這個技術的優點就是提供一個與訊號獨立的導通阻抗，來降低諧波失真。. 29.

(45) 圖 3-4. 3.2.4. 靴帶式開關電路. 使用靴帶式開關為取樣開關電路. 實現靴帶式開關實際的電路圖，如圖 3-5[15-16]。時脈在φ2 相位為 1 時(邏輯 1 代表電位為 VDD；邏輯 0 代表電位為 0)，開關 MN3 與 MP4 導通，使電容充電至 VDD。同時取樣開關 MNSW 的閘級因開關 MN3 導通而接地。而時脈相位轉為φ1 為 1 時，起始電路開關 MN6S 被導通，因此也使得開關 MP2 因閘極到源極的電壓差為 VDD 而導通，並造成開關 MP4 截止。同時因為節點 A 在先前的相位為接地電壓的電位，故在此時保持一個接近接地的電壓的初值，造成節點 G 的電壓為 VDD，也因此導通了開關 MN6 與 MN1。當開關 MP2 與 MN1 皆被導通後，在前一相位充電至 VDD 的電容將和輸入訊號串聯，並使得取樣開關 MNSW 的閘極與源極間產生一 VDD 的壓降。圖 3-5 中的電晶體 MN1、MP2、MN3、MP4 與 MN5 相當於圖 3-4 的五個開關。而其餘附加的電晶體，目的是為了改善電路可靠度的問題。. 考慮最糟的情況，假設輸入訊號的電位為 VDD，時脈在相位φ1 時，若是沒有開關 MN6S 作為起始電路，包括 MN6、MP2 將不會有隨後的動作，使得 MN1 被導通。又在此情況下，節點 A 與節點 B 的電位分別為 VDD 與 2VDD，因而節點 G 的電壓亦為 2VDD，開關 MP4 的閘極端接至 G 點使得其在φ1 期間有效的截止。同時節點 A 的電位為 VDD，也造成 MN6S 的截止，這時 MP2 的閘極與源極間將產生一個-2VDD 的壓降。故在 MP2 的閘極與節點 A 加入 MN6，使 MP2 的閘極與源極間的電壓可紓. 30.

(46) 緩至-VDD。在 MN5 旁邊串聯 MNT5，主要為了避免 MN5 閘極至汲極電壓在φ1 其間達到 2VDD。. 圖 3-5. 靴帶式開關做為取樣開關之電路. 靴帶式開關的暫態模擬圖，顯示在圖 3-6。在 0.7V 的操作電壓下，輸入訊號的振幅大小為 248 mV、頻率為 25 KHz，與 0.5 MHz 的取樣頻率，正弦波輸入訊號有效地被靴帶式開關傳輸。另外由圖中可知，節點 G 的電壓在時脈訊號φ2 期間為 0，而在時脈訊號φ1 期間電壓值恰好大於輸入訊號一個供應電壓。. 圖 3-6. 靴帶式開關電路的暫態模擬圖. 31.

(47) 3.3. 交換電容式電路積分器是三角積分調變器的基本方塊電路，在離散時間的類比訊號處理電路，. 常使用交換電容式電路來實現(Switch-Capacitor Circuit, SC Circuit)[6,17-20]。對於離散時間的類比濾波器設計，SC 電路提供良好的線性度與動態範圍，提供高解析度的電路特性，因此廣泛被使用在類比積體電路設計上。SC 電路的基本電路元件包含運算放大器、電容與開關。由於不同的時脈操作，積分器可以實現兩個不同的轉移函數。. 3.3.1. 反相積分器. 反相積分器電路圖，顯示在圖 3-7。由於負回授電路，運算放大器的的輸入端為虛接地(virtual ground)。當在時脈相位φ1 期間，取樣電容 CS 將放電清空先前所貯存的電荷。時脈轉到φ2 相位時，輸入訊號貯存在取樣電容 CS，造成 CS 放電到積分電容 CI 與前一時脈電壓做相加。最後從 CI 獲得輸出訊號。. 圖 3-7. 反相積分器電路. 根據電荷守恆定律，方程式為. CS ⋅ Vin (n) = −CI [ Vout (n) − Vout (n − 1)]. (3-2). 使用 Z 轉換可得積分器的轉移方程式 H(z). H(z) =. Vout (z) CS −1 = ⋅ Vin (z) CI 1 − z −1. 32. (3-3).

(48) 由轉移方程式可知積分器的放大係數，是由取樣電容 CS 與積分電容 CI 的比值做決定。而時間上為無延遲(delay free)架構，造成此運算放大器對速度的需求較大。. 3.3.2. 非反相積分器. 非反相積分器電路圖，顯示在圖 3-8。當在時脈相位φ1 期間，輸入訊號貯存在取樣電容 CS，同時積分電容 CI 在保持前一時脈的電壓，並傳導至下顆積分器做取樣。當時脈轉為φ2 相位時，貯存在取樣電容 CS 的電荷放電並傳輸到積分電容 CI 做與前一時脈的電壓做相加，並維持住電壓。 CI. Vi n. Φ1. CS. Φ2. 圖 3-8. Φ2 Φ1. Vout. 非反相積分器電路. 透過電荷守恆定律求得. −CS ⋅ Vin (n − 1) = −CI [ Vout (n) − Vout (n − 1)]. (3-4). 使用 Z 轉換可得積分器的轉移方程式 H(z). Vout (z) CS z −1 H(z) = = ⋅ Vin (z) CI 1 − z −1. (3-5). 由轉移方程式可知積分器的放大係數，是由取樣電容 CS 與積分電容 CI 的比值做決定。而時間上為延遲架構，可知運算放大器對速度的規格要求較無延遲架構小的多。. 33.

(49) 3.4. 開關運算放大器的初始原理在低電壓的操作下，SC 電路中的開關若是橫擺，將會產生開關導通不足的問. 題，此類的開關通稱為浮接開關(floating switch)。故在低電壓的操作下將接至運算放大器輸出的開關移除，如圖 3-9。. 圖 3-9. 移除浮接開關之 SC 電路. 當貯存在 CS2 的電荷要積分到電容 CI2 時，必須先導通開關 S2 以連接至地。但前級的積分電容 CI1 卻發生了放電至 S2 的情形，使得 Vout1 不能有一個精準的接地電位，造成不正確的電荷傳輸到下級積分器。所以在積分的同時，必須將運算放大器與之分離。因此，開關運算放大器(switched opamp, SOP)技術被用來解決這個問題。. 圖 3-10. 使用開關運算放大器的積分器電路. 使用開關運算放大器的積分器被描繪在圖 3-10，運算放大器內部的開關控制著輸出，將有半個週期時是停止動作的，因此可以有效降低電路的功率消耗，非常適合運用在低功率電路的設計。而整個圖 3-10 為一個離散時間積分器，在時脈相位φ2. 34.

(50) 期間，開關運算放大器將貯存於 CS2 的電荷積分到電容 CI2，同時積分器的輸出傳至下級被取樣，因此這是一個半週期延遲的積分器。. 為了得到一個完整週期的積分器，必須添加額外的半週期延遲電路。這代表著總功率消耗即將增加，一個可能的半週期延遲電路顯示在圖 3-11。從低功率消耗的觀點，將不是一個好的方法。. 圖 3-11. 半週期延遲電路的電路. 對於運算放大器的設計，在輸入對方面通常選擇 PMOS 來實現，因為它具有較小的閃爍雜訊(flicker noise)。在低電壓下，運算放大器將遭遇驅動電壓(overdrive. voltage)不足的問題。為了在低電壓操作下達到最大的的驅動電壓，選擇接地電位為輸入的共模位準，也因而得到一個高的迴轉率。另一方面，在 SC 電路中，連接至運算放大器輸入端的開關(通常使用 NMOS)想要有最大的驅動電壓，接地電位是也是最好的選擇。而運算放大器的輸出共模位準，通常選擇在輸出擺幅的中間點以得到一個對稱的輸出訊號。因此選擇供應電壓的一半做為輸出共模位準，將可以給予訊號最大的擺幅，得到最佳的性能。. 然而，運算放大器的輸入與輸出位準卻產生了一個電壓差，必須額外增加一個直流電壓補償電路來消除。因此積分器必須修改其電路，如圖 3-12 所示。. 35.

(51) 圖 3-12. 改良開關運算放大器積分器電路. 在時脈相位φ1期間，前一級的積分輸出訊號貯存於CS2，其共模位準位於一半的供應電壓。另一方面，直流電壓補償電容CDC同時貯存一個供應電壓。轉為時脈相位. φ2期間，補償電容CDC放電至接地電位，來補償運算放大器輸入與輸出的共模位準電壓差。根據電荷守衡定理，可知. 1 CDC = CS 2. (3-6). 因此運算放大器輸入與輸出的電壓差可被一個直流位準偏移電路所消除。. 3.5. 使用雙取樣技術之開關運算放大器積分器電路圖3-10的半週期延遲的積分器為了得到一個完整週期，必須添加額外的半週期. 延遲電路，但這不是一個很好的辦法。提出雙取樣技術來解決這個問題，雙取樣技術[21]代表在一個週期內，每半週期都要有一次的取樣積分，其轉移方程式可表達為. H(z) =. Vout (z) CS z −1/ 2 = ⋅ Vin (z) CI 1 − z −1/ 2. (3-7). 由轉移方程式可以知道，其訊號的傳輸只需要一個半週期延遲，正好解決開開無法橫擺而產生半週期延遲積分器的問題。. 36.

(52) 想要完成雙取樣積分器的電路，單是使用半週期延遲積分器是不夠的。由轉移方程式可知，雙取樣積分器電路的工作時脈加快至半個週期，故在非重疊時脈φ1與φ2 期間皆需進行訊號取樣的工作，因此需要兩組的取樣電路，各在不同時脈相位進行取樣。觀察轉移方程式的分母z-1/2代表每半個週期就要輸出一次，因此也需要兩組的積分電路來實現。圖3-13顯示了一個全差動雙取樣積分器電路，有兩組電路個別在不同時脈相位工作。在輸出端電路，利用運算放大器只工作半個週期時間的特色，使用兩組輸出級的開關運算放大器於不同相位工作，獲使兩組電路可共用一運算放大器而不增加功率的消耗。. 圖 3-13. 全差動雙取樣積分器電路. 利用電荷守恆定律，當時脈相位由φ1 到φ2 時，推導電路的轉移方程式可得 V ⎡ V ⎤ ⎡ ⎤ CI2 ⎢( DD + Vout1p ⋅ z −1/ 2 ) − VDD ⎥ + CI4 ⎢ VDD − ( DD + Vout 2p ⋅ z −1 ) ⎥ 2 ⎣ 2 ⎦ ⎣ ⎦ V ⎡ V ⋅ z −1 ) ⎤ = 0 +CS2 ⎢( DD − 0) − ( DD + V inp ⎥⎦ 2 ⎣ 2. (3-8). 由於，雙取樣技術的兩組電路相同，故CI=CI2=CI4、CS=CS1=CS2可以得到. Voutp Vinp. =. CS z −1 CI z −1/ 2 − z −1. 再考慮脈相位由φ2到φ1的情形，推導電路的轉移方程式可得. 37. (3-9).