記憶體電路

可程式化類比陣列必須具備重複規劃類比開關而達成可程式化的功 能。因此，利用記憶體電路，儲存控制類比開關之數位訊號，使電路系統 具備有可重複規劃的功能。

在可程式化電路系統之相關文獻中，記憶體電路可由如靜態隨機存取 記憶體(SRAM)或是電子抹除式唯讀記憶體(EEPROM)所構成[34]。在記憶 體階層(Memory Hierarchy)中，暫存器位於最頂端，也是系統操作中最快速 的存取途徑。因此在本節中，將採用移位暫存器(Shift Register)以部份實現 記憶體電路，其中暫存器為數個具有正緣觸發之 D 型正反器(D-type Positive-Edge-Triggered Flip-Flop,D-FF)所組成。

單一位元之D 型正反器是由 4 個傳輸閘以及 4 個反向器所組成，如圖

3.39 所示，當時脈訊號φ 為 0，φ 為 1 時，資料訊號由 D 端進入主電路 (Master)，並儲存於主電路中。當時脈訊號φ 切換的瞬間，即φ 為 1，φ 為 0 時，資料訊號傳遞至僕電路(Slave)，並由 Q 端傳遞出僕電路。簡言之，當 時脈訊號φ 尚未由 0 切換至 1 時，此時資料訊號由 D 端進入並儲存於正反 器中。當時脈訊號φ 正由 0 切換至 1，即代表正緣觸發此正反器時，資料 訊號由 Q 端傳遞出正反器。將數個單一位元之 D 型正反器的輸入 D 端與 輸出 Q 端頭尾串接後，且所有正反器接受相同的時脈訊號φ ，此即為移位 暫存器，其中串接正反器之數量代表其相對位元數。

(a) (b)

(c)

圖3.39 D 型正反器 (a)方塊圖 (b)示意圖 (c)電路圖

圖3.40 串列進並列出之 3 位元移位暫存器

移位暫存器由訊號輸入與輸出的方式而決定。本論文中採用串列進/

並列出(Series In/Parallel Out)之移位暫存器，如圖 3.40 所示。當時脈訊號 頻率 ψ 為 500KHz，且數位控制訊號由 D 端輸入正反器 D-FF1 時，藉由 正緣觸發之時脈訊號，將儲存在正反器中的訊號向右方傳遞至下一級正反 器 D-FF2 輸入端 Q1，直至下一個正緣觸發訊號來臨而再度傳遞其儲存的 訊號。此外，於每一級正反器之輸出端再接一級正反器，如圖 3.40 中之 D-FF4 至 D-FF6，當訊號 hold 為低態時，此時 D-FF4 至 D-FF6 之輸出 S 端鎖住所需之數位控制訊號，以利於規劃電路系中之類比開關，其中圖3.40 之3 位元移位暫存器波形模擬圖可參見如圖 3.41 所示。

圖3.41 3 位元移位暫存器之波形模擬圖

第四章

益，其中b_n^M與b_n^C為 1 或 0，即表示陣列之類比開關導通與否，C₀為單位

KM2決定一階低通濾波器之極點位置，因此可採取固定 KM2，而僅調整 KM1

(a) (b)

圖 4.3 (a)CAB 之積分控制器 (b)輸入方波訊號之積分器

(a)

(b)

圖 4.4 積分控制器增益圖(改變 KC) (a)增益圖 (b)相位圖 由(4.6)式知，可藉由增加轉導值或是降低電容值以提升積分控制器之

增益值 K_I。如圖 4.4(a)與(b)所示，當固定電流鏡增益 K_M=2，而改變電容增 益 KC 時之增益與相位模擬圖。由增益圖可知，當電容值愈小時，愈可提 高積分增益值。而由相位圖中可知，若考慮相位誤差對於積分器的影響

下，則此積分器適用於 5MHz 之區域內。

如圖 4.5 所示，當固定電容增益，而改變電流鏡增益 K_M時之增益模擬圖。

由圖中可知當電流鏡增益 KM愈高時，其積分增益也相對提高。

圖 4.5 積分控制器相位圖(改變 KM)

除了使用頻率響應分析積分控制器之電路效能外，亦可透過暫態模擬 觀察積分後之波型。如圖 4.3(b)所示，其中轉導器之雙輸入端為 v_i1與 v_i2， 而運算放大器之雙輸出端為 vo1與 vo2。考量於轉導器之雙輸入端輸入偏壓 為 2V，振幅為 0.2V 且頻率為 500KHz 之反相方波，轉導器輸出電流

2 1 1

1 i m i

m

o G v G v

i = = 。當 i_o 流進或流出積分電容 C_EQ 時，根據電荷守衡

(

)

dv= _o/ _EQ ，則運算放大器之輸出端電壓 v_o1與 v_o2為週期性的三角波。

圖 4.6 積分控制器之輸入輸出電壓(改變 KC)

圖 4.7 積分控制器之輸出差動電壓(改變 KC)

圖 4.6 所示為積分器的模擬波形。當輸入為差動方波時，則輸出為差 動三角波，其中積分電容 CEQ分別為 8pF、16pF、32pF 與 64pF，且如(4.5) 式所示，愈小之 C_EQ亦表示積分增益值 K_I愈大。然而值得注意的是過小的 積分電容、過大之轉導值或是過低之頻率將使輸出電壓達飽合，因此在設 計積分控制器上應避免輸出飽合而造成訊號失真。圖 4.7 為積分控制器輸 出差動電壓 vo1-vo2之模擬圖，由圖中可觀察藉由全差動式電路之雙輸出端 電壓相減，可獲得高線性度之輸出差動電壓。

除了上述可由調整 KC之外，亦可數位式調整電流鏡之 KM增益或是類 比式微調其參考電壓 V_ref以改變轉導值。如圖 4.8 所示，為轉導器分別 K_M=1 與 KM=2 且 Vref由 1.65V 調至 1.95V 之積分器雙輸入差動方波電壓 vi1與 vi2， 雙輸出三角波電壓 v_o1與 v_o2之模擬圖。圖 4.9 則為轉導器輸出差動電壓之 波形模擬圖，由圖中也可看出高線性度的特點。

圖 4.8 積分控制器之輸出電壓(改變 KM與 Vref)

圖 4.9 積分控制器之輸出差動電壓(改變 KM與 Vref)

4.2.3 微分控制器

微分控制器可由兩組可配置類比方塊組合實現，如圖 4.10 所示，其中 CAB2 完成模擬電感之工作，並利用 CAB1 中之積分電容C1EQ將電流轉換 成電壓訊號輸出。微分控制器之詳盡推導已於第二章 2.4.2 節中完成，根 據(2.90)式，微分器之轉移函數可表示為

3 2 2

1 2

2 1

m m EQ EQ

EQ m

i o

G G C

C s

C sG V

V

= + (4.7)

由(4.7)式可知，當電路操作於低頻時，由於C_1EQ×C_2EQ之數值很小，則

4.3 濾波器之實現

圖 4.13 一階低通濾波器增益圖(改變極點位置) (改變 KC)

如圖 4.13 所示，為一階低通濾波器增益圖，其中高頻時增益衰減，其 漸近線斜率為-20dB/decade。由(4.11)式可知，在不調整 G_M 的情況下，

KM1/KM2決定其增益而 KM2/KC決定其極點位置，在固定 KM1與 KM2的情形 下，可控制 K_C以規劃極點位置，如圖 4.13 中，積分電容 C_EQ分別為 8pF、

16pF、32pF 與 64pF，其頻寬與增益 KC值成反比。如圖 4.14 所示，為相對 圖 4.13 之一階低通濾波器相位圖，由相位位移圖可知，此一階低通濾波器 之工作範圍可達約 11MHz。

圖 4.14 一階低通濾波器相位圖(改變 K_C)

4.3.2 二階濾波器

二階濾波器可由三組可配置類比方塊組合實現，如圖 4.15 所示，其詳

圖 4.15 二階濾波器

圖 4.16 二階低通濾波器

圖 4.17 二階帶通濾波器

圖 4.18 二階低通濾波器增益圖(改變極點位置) (改變 K_C)

如圖 4.19 所示，為二階帶通濾波器增益圖模擬圖，其中在低頻與高頻 時增益衰減，其漸近線斜率分別為 20dB/decade 與-20dB/decade。品質因素 Q 決定了帶通濾波器三分貝頻寬的大小，因此當 Q 增加時，三分貝頻寬將 下降，使得濾波器更具有選擇度。若考慮圖 4.17 中之轉導值與電容陣列皆 相同的情形下，由(4.17)式知，此時 Q=2。且由(4.16)式知，藉由降低電容 陣列之增益 K_C可而使中心頻率ω 移往高頻，其結果如圖 4.20 所示。 ₀

圖 4.19 二階帶通濾波器增益圖(改變極點位置) (改變 KC)

由圖 4.19 可知為改變極點位置之二階帶通濾波器增益模擬圖，若考慮 品質因素 Q 對於頻寬的影響，為維持中心頻率不變的情形下，由(4.16)與

(4.17)式可知，固定所有之轉導值，在 C1EQ與 C2EQ之乘積維持定值的前題 下，分別改變等效電容 C_1EQ與 C_2EQ之值，則可調整品質因素 Q 之數值。

如圖 4.20 所示，為二階帶通濾波器改變品質因素 Q 之增益模擬圖，由圖 中可知，當 C_1EQ與 C_2EQ之比值愈大，即 Q 愈大時，頻寬愈窄，表示二階 帶通濾波器更具有選擇度。

圖 4.20 二階帶通濾波器增益圖(改變 K_C對品質因素 Q 的影響)

4.4 可程式化類比陣列系統規劃

綜觀前兩節之設計，利用兩組可配置類比方塊並透過特定的合成法 則，可達成數種多功能之類比電路。如圖 4.21 所示，為可程式化類比陣列 之系統開關規劃方塊圖，為易於分析連線開關，則將全差動式電路改以單 端電路表示，其中包含兩組可配置類比方塊與互聯網路電路之類比開關。

積分、微分與濾波器等電路之開關與腳位規劃表分別如表 4.1 與 4.2 所示。

圖 4.21 FPAA 系統規劃方塊圖

表 4.1 FPAA 系統開關規劃

功能 開關 S1 S2 S3 S4 S5 S6 S7 S8 積分器 CAB1 off on off off off off off off 積分器 CAB2 off off off off on off off off 微分器 on off off on on off off on 一階低通濾波器 CAB1 on on off off off off off off 一階低通濾波器 CAB2 off off on on on off off off 二階低通濾波器 on off on on on on off on 二階帶通濾波器 off off on on on on off on

表 4.2 FPAA 系統腳位規劃

功能 腳位 CAB1Vi CAB2Vi CAB1Vo CAB2Vo 積分器 CAB1 input output

積分器 CAB2 input output

微分器 input output

一階低通濾波器 CAB1 input output

一階低通濾波器 CAB2 input output

二階低通濾波器 input output

二階帶通濾波器 input output

由圖 4.22 可知，互連兩組可配置類比方塊需 8 組開關 S1~S8。若假設 每組轉導器內部之可程式化電流鏡陣列需 4 組開關，可程式化電容陣列也 需 4 組開關，在圖 4.22 中有 4 組轉導器，2 組可程式化電容陣列，則圖 4.22 中之可程式化類比陣列共有 32 組開關。開關之多寡決定系統可規劃的能 力，然而 1 組開關可視為 1 位元，因此 32 組開開即為 32 位元，開關切換 之數位控制上可透過查表(Look-up table，簡稱 LUT)的方法，將欲達成特 定的功能電路的開關參數儲存在 RAM 中，藉由 LUT 利用簡單且快速之演 算方法輸出相對映的位址，即可決定可程式化類比陣列系統內部開關導通 與否以合成所設計之類比電路。

可程式化類比陣列 FPAA 提供類比電路設計者具有原型製作

(prototyping)與可重新配置的特性，使得設計者可輕易進行修改與設計，而 不需實際變動硬體元件。綜觀本論文第三章之 FPAA 電路設計，與第四章 之 FPAA 電路應用，本節於最後提出完整之可程式化類比陣列 FPAA 之系 統配置規劃流程圖，當配置規劃完成，本可程式化類比陣列 FPAA 便可操 作使用。

圖 4.22 FPAA 系統配置規劃流程圖

第五章

下線晶片之佈局與量測

5.1 前言

為驗證可程式化類比陣列之電路可規劃的功能，本章根據第三章所設 計模擬之電路，在實體電路佈局的考量下，設計下線之晶片電路，包含轉 導器、運算放大器、偏壓電路與簡易型的FPAA 系統，其中包含一組 CAB 與外部互聯網路電路之類比開關與暫存器電路。透過第四章所提的控制機 制，量測可程式化類比陣列以實現不同功能的函數，並經由類比與數位調 整的方式，驗證可程式化類比陣列對功能函數之參數的調整能力。本章第 一節說明本論文晶片佈局上所使用的方法與介紹下線晶片之電路圖與佈 局圖，第二節為晶片量測的結果。

為驗證可程式化類比陣列之電路可規劃的功能，本章根據第三章所設 計模擬之電路，在實體電路佈局的考量下，設計下線之晶片電路，包含轉 導器、運算放大器、偏壓電路與簡易型的FPAA 系統，其中包含一組 CAB 與外部互聯網路電路之類比開關與暫存器電路。透過第四章所提的控制機 制，量測可程式化類比陣列以實現不同功能的函數，並經由類比與數位調 整的方式，驗證可程式化類比陣列對功能函數之參數的調整能力。本章第 一節說明本論文晶片佈局上所使用的方法與介紹下線晶片之電路圖與佈 局圖，第二節為晶片量測的結果。