改善轉導器線性度及應用轉導-電容運算放大器架構之可程式化類比陣列晶片設計
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(2) 改善轉導器線性度及應用轉導-電容運算放大器 架構之可程式化類比陣列晶片設計 A Field Programmable Analog Array Design Based Gm-C Opamp Configuration with Improved Transconductor 學. 生：黃柏蒼. Student : Po-Tzang Huang. 指導教授：張隆國 博士. Advisor : Dr. Lon-Kou Chang. 國立交通大學 電機與控制工程學系 碩士論文 A Thesis Submitted to Institute of Electrical and Control Engineering College of Electrical Engineering and Computer Science National Chiao Tung University in Partial Fulfillment of the Requirements for the Degree of Master in Electrical and Control Engineering September 2006 Hsinchu, Taiwan, Republic of China. 中華民國九十五年九月.
(3) 改善轉導器線性度及應用轉導-電容運算放大器 架構之可程式化類比陣列晶片設計. 研究生：黃柏蒼. 指導教授：張隆國. 國立交通大學電機與控制工程研究所. 摘要. 本論文旨在採用連續時間型之 Gm-C Opamp 積分器架構以實現適用於 訊號處理之可程式化類比陣列(FPAA)，FPAA 的基本單元電路為可配置類比 方塊(CAB)，由可調式轉導器、運算放大器、可程式化電容陣列與類比開關 所組成。透過改變可配置類比方塊相互間連結的方式，FPAA 可達成比例、 積分與微分控制器，以及一階、二階或是高階濾波器等多種不同功能之類比 電路。本文中也提出並設計適用於 FPAA 的轉導器，其中透過控制電路改善 轉導器的線性輸入範圍，且藉由可程式化電流鏡電路提高轉導值的可調範 圍，以增進可程式化類比陣列的規劃能力。下線晶片之設計為驗證可配置類 比方塊之功能為主，由轉導器、運算放大器與可程式化電容陣列電路組成具 可調式之積分器與濾波器。在操作於 5V 的供應電壓下，轉導器輸入差動訊 號的線性範圍最大可達 ± 0.9V。FPAA 的可調頻寬範圍最高可達 8MHZ。整 體 FPAA 電路採用 TSMC 0.35µm Mixed-Signal 2P4M (5V) 製程技術，並用 此製程完成設計與下線。. i.
(4) A Field Programmable Analog Array Design Based Gm-C Opamp Configuration with the Improved Transconductor Student：Po-Tzang Huang. Advisor：Dr. Lon-Kou Chang. Institute of Electrical and Control Engineering National Chiao Tung University. ABSTRACT This thesis adopts the continuous-time Gm-C Opamp integrator configuration to implement the Field Programmable Analog Array (FPAA). The basic building block of FPAA is a Configurable Analog Block (CAB), which consists of a tunable transconductor, an operational amplifier (Opamp), programmable capacitor arrays (PCAs), and analog switches. By changing the signal paths of the CABs, FPAA can implement versatile analog function circuits, such as proportional-integral-derivative (PID) controllers as well as the 1st order, 2nd order, or high order filters. This thesis also presents the design of the improved transconductor for FPAA. The linear input range of a transconductor has been enlarged by adding a control circuit. Besides, the gain of the transconductance can be tuned by the programmable current mirror set. The design for chip tapeout verifies the functions of the CAB, primarily consisting of a transconductor, an Opamp, and PCAs. Opearating with a 5V power supply, the maximum linear differential input range of transconductor is ± 0.9V, and the maximum tunable frequency range is 8MHz. The whole FPAA circuit is designed and fabricated with TSMC 0.35 µm Mixed-Signal 2P4M (5V) process.. ii.
(5) 誌謝 學習生涯起起伏伏，大學畢業後經歷了兩年的服役，而再考研究所，最 後終於來到交大。大學主修控制，對於類比晶片設計毫無基礎，剛開始學習 倍感艱辛，感謝指導教授張隆國 博士對我細心的教導，透過跟老師的討論 中，使我獲益良多，最後才能完成本論文晶片的設計，在此獻上最誠懇的謝 意。 感謝口試委員鄭木火 博士、廖德誠 博士與林君明 博士給予本論文寶 貴的意見，使得本論文能更加的完善。 在研究過程中，最感謝致暉學長，有問必答的教導我，陪我度過學習過 程中最艱難的時刻。在實驗室中，還要感謝晏銘學長、恆毅學長、如璇學姊 分享他們學習經驗。此外，也很高興宗仁學弟常為大家帶來歡笑。這兩年的 學習生活，感謝我的同窗好友奕廷、文昇與彥廷，陪我走我渡過這兩年碩士 的生涯。 最後由衷的感謝我的爸媽，謝謝你們從小栽培我，一直鼓勵我，在我面 臨人生不如意的時候，一路陪著我，使我堅持到現在。對於未來的事業，我 將努力奮鬥，我不會辜負你們對我的期望。 黃柏蒼 謹誌於交通大學 815 實驗室 中華民國九十五年九月. iii.
(6) 目錄. 中文摘要................................................................................................................i 英文摘要...............................................................................................................ii 誌謝......................................................................................................................iii 目錄......................................................................................................................iv 圖例.....................................................................................................................vii 表格......................................................................................................................xi. 第一章. 緒論 ...................................................................................................... 1. 1.1. 研究背景與研究動機 ..........................................................................1. 1.2. 研究目的 ..............................................................................................2. 1.3. 研究方法 ..............................................................................................3. 1.4. 論文架構 ..............................................................................................4. 第二章. 可程式化類比陣列之文獻回顧..........................................................5. 2.1. 前言 ......................................................................................................5. 2.2. 可程式化類比陣列之系統架構..........................................................5 2.2.1 以切換電容電路為架構之 FPAA ............................................6 2.2.2 以電流傳輸器為架構之 FPAA................................................12 2.2.3 以 Gm-C 為架構之 FPAA.......................................................16. 2.3. 可程式化類比陣列以 Gm-C 轉導器之核心電路............................23. iv.
(7) 2.3.1 源極退化式轉導器...................................................................23 2.3.2 電壓浮接式轉導器...................................................................26 2.3.2 偏壓補償交錯耦合式轉導器...................................................32 2.4. 可程式化類比陣列之系統規劃........................................................36 2.4.1 可程式化之電路策略...............................................................36 2.4.2 可程式化 PID 控制器之合成 ..................................................39 2.4.3 可程式化濾波器之合成...........................................................44. 第三章. 可程式化類比陣列之電路設計與模擬............................................49. 3.1. 前言 ....................................................................................................49. 3.2. 系統架構之規劃 ................................................................................50. 3.3. Gm-C Opamp 架構實現之可配置類比方塊 ( CAB ) .....................51. 3.4. 改良型轉導器之設計 ........................................................................52 3.4.1 改良型轉導器輸入級電路 .....................................................53 3.4.2 改良型轉導器控制級電路.......................................................57 3.4.3 改良型轉導器輸出級電路與電容陣列電路...........................64. 3.5. 運算放大器之設計 ............................................................................68. 3.6. 可程式化類比陣列之週邊電路設計................................................75 3.6.1 參考源.......................................................................................75 3.6.2 互聯網路電路...........................................................................81 3.6.3 記憶體電路...............................................................................86. 第四章. 可程式化類比陣列之應用設計........................................................89. 4.1. 前言 ....................................................................................................89. 4.2. 比例、積分與微分控制器之實現....................................................89 4.2.1 比例控制器...............................................................................90 4.2.2 積分控制器...............................................................................91 4.2.3 微分控制器...............................................................................95 v.
(8) 4.3. 濾波器之實現 ....................................................................................97 4.3.1 一階濾波器...............................................................................97 4.3.2 二階濾波器...............................................................................98. 4.4. 可程式化類比陣列系統規劃..........................................................103. 第五章. 下線晶片之佈局與量測..................................................................107. 5.1. 前言 ..................................................................................................107. 5.2. 下線晶片之電路與佈局圖..............................................................107 5.2.1 佈局考量.................................................................................108 5.2.2 參考源.....................................................................................109 5.2.3 運算放大器............................................................................. 111 5.2.4 轉導器..................................................................................... 112 5.2.5 暫存器與開關......................................................................... 113 5.2.6 下線晶片整體佈局圖............................................................. 114. 5.3. 下線晶片之量測結果...................................................................... 114 5.3.1 量測參考源............................................................................. 114 5.3.2 量測運算放大器..................................................................... 115 5.3.3 量測積分器與轉導器............................................................. 118 5.3.4 量測一階低通濾波器.............................................................122 5.3.5 量測暫存器與開關.................................................................126 5.3.6 量測簡易型可程式化類比陣列.............................................127. 第六章. 結論與未來展望 ..............................................................................132. 6.1. 結論 ..................................................................................................132. 6.2. 未來展望 ..........................................................................................133. 參考文獻...........................................................................................................134. vi.
(9) 圖目錄. 圖 1.1. FPAA 方塊示意圖 ...............................................................................2. 圖 2.1. 非重疊時脈產生電路 (a) 時脈訊號 φ1 與 φ2 時序圖 (b) 非重疊時脈 產生電路方塊示意圖 ..........................................................................6. 圖 2.2. 切換電容電阻等效電路 (a)切換電容電路 (b)等效電阻.................7. 圖 2.3. 非反相積分器 ......................................................................................8. 圖 2.4. 非反相積分器之取樣時脈週期電路 (a) φ1 高態 φ2 低態 (b) φ1 低態 φ2 高態 (c) φ1 與 φ2 時序圖 ..................................................................9. 圖 2.5. 三端輸入，切換電容電路架構之加法器/積分器(a)電路圖(b)等效訊 號流程圖 ............................................................................................10. 圖 2.6. 以切換電容為架構之可配置類比方塊............................................ 11. 圖 2.7. 以切換電容為架構之互聯網路電路................................................12. 圖 2.8. 第二代電流傳輸器之元件符號........................................................13. 圖 2.9. 第二代電流傳輸器電路圖................................................................13. 圖 2.10. 由電流傳輸器為架構所合成之各種功能性電路............................15. 圖 2.11. 以電流傳輸器為架構所合成之可配置類比方塊............................15. 圖 2.12. 以電流傳輸器為架構之可配置類比方塊以及互聯網路電路圖....16. 圖 2.13. 轉導器之元件符號與理想電路模型................................................16. 圖 2.14. 單端輸出之 Gm-C 積分器 .................................................................17. 圖 2.15. 三端輸入，單端輸出之 Gm-C 積分器/加法器................................17. 圖 2.16. 全差動式 Gm-C 積分器 (a)輸出端跨接電容(b)輸出端雙端電容..18. 圖 2.17. 全差動式 Gm-C Opamp 積分器 ........................................................19. 圖 2.18. 轉導器等效被動元件 (a)電阻 (b)電感...........................................21 vii.
(10) 圖 2.19. 以 Gm-C 為架構之可配置類比方塊 .................................................21. 圖 2.20. 以 Gm-C 為架構之可配置類比方塊以及互聯網路電路圖.............22. 圖 2.21. 源極退化式轉導器 ............................................................................24. 圖 2.22. NMOS 架構之電壓浮接式轉導器示意圖 .......................................27. 圖 2.23. CMOS 成對電路................................................................................28. 圖 2.24. CMOS 成對電路架構之電壓浮接式轉導器示意圖 .......................29. 圖 2.25. 二極體連接之 CMOS 成對電路可等效為浮接電壓源 ..................29. 圖 2.26. 電壓浮接式轉導器 ............................................................................30. 圖 2.27. 圖型化描述電壓浮接式轉導器之輸入線性範圍............................31. 圖 2.28. 偏壓補償交錯耦合式轉導器............................................................33. 圖 2.29. 圖型化描述偏壓補償交錯耦合式轉導器之輸入線性範圍............34. 圖 2.30. 可程式化轉導器 ................................................................................37. 圖 2.31. 可程式化電流鏡陣列 ........................................................................37. 圖 2.32. 可程式化電容陣列 ............................................................................38. 圖 2.33. 訊號傳輸之類比開關 ........................................................................38. 圖 2.34. 雙向傳輸之類比開關 ........................................................................39. 圖 2.35. 以被動電阻實現比例控制器............................................................40. 圖 2.36. 以轉導器實現比例控制器................................................................40. 圖 2.37. 以 Gm-C Opamp 為架構之比例控制器 ............................................41. 圖 2.38. 以 Gm-C Opamp 為架構之積分控制器 ...........................................41. 圖 2.39. 以被動電感實現微分控制器............................................................42. 圖 2.40. 以轉導器實現微分控制器................................................................42. 圖 2.41. 以 Gm-C Opamp 為架構之微分控制器 ............................................43. 圖 2.42. PID 控制器方塊示意圖 ....................................................................44. 圖 2.43. 一階濾波器訊號流程圖 ....................................................................44. 圖 2.44. 以 Gm-C Opamp 為架構之一階濾波器電路圖 ................................45 viii.
(11) 圖 2.45. 二階濾波器訊號流程圖 ....................................................................46. 圖 2.46. 以 Gm-C 為架構之二階濾波器電路圖............................................46. 圖 2.47. 以串接合成高階濾波器之方塊圖....................................................47. 圖 3.1. FPAA 系統架構圖 .............................................................................50. 圖 3.2. 可配置類比方塊(CAB)之電路方塊圖 .............................................51. 圖 3.3. 可配置類比方塊(CAB)之訊號流程圖 .............................................52. 圖 3.4. 原型偏壓補償交錯耦合式轉導器電路............................................54. 圖 3.5. 原型偏壓補償交錯耦合式轉導值模擬圖........................................55. 圖 3.6. 原型偏壓補償交錯耦合式類比可調式之轉導值模擬圖................55. 圖 3.7. 改良型偏壓補償交錯耦合式轉導器輸入級電路............................56. 圖 3.8. 改良型偏壓補償交錯耦合式轉導器輸入級與控制級電路............58. 圖 3.9. 雙差動對架構之共模回授電路........................................................58. 圖 3.10. 改良型轉導器控制級電路................................................................59. 圖 3.11. 控制電路方塊圖 ................................................................................61. 圖 3.12 改良型偏壓補償交錯耦合式轉導值模擬圖 ....................................62 圖 3.13. 改良型偏壓補償交錯耦合式類比可調式之轉導值模擬圖............62. 圖 3.14. 改良型偏壓補償交錯耦合式轉導器可調參考電壓 Vref 誤差範圍 63. 圖 3.15. 改良型與原型轉導值線性輸入範圍之差異圖................................63. 圖 3.16. 改良型與原型轉導器總諧波失真(THD)模擬圖.............................63. 圖 3.17. 改良型偏壓補償交錯耦合式轉導器輸出級電路............................65. 圖 3.18. 數位與類比可調式差動輸出電流對差動輸入電壓之模擬圖........66. 圖 3.19. 改良型偏壓補償交錯耦合式之數位與類比可調式轉導值模擬圖 67. 圖 3.20. 可程式化電容陣列 ............................................................................67. 圖 3.21. 運算放大器 ........................................................................................68. 圖 3.22. CMFB 訊號流程圖............................................................................71. 圖 3.23. 運算放大器差動增益與相位邊限....................................................73 ix.
(12) 圖 3.24. 運算放大器共模回授電路開迴路增益與相位圖............................73. 圖 3.25. 運算放大器共模增益 ........................................................................73. 圖 3.26. 運算放大器共模互斥比 ....................................................................74. 圖 3.27. 運算放大器迴轉率 ............................................................................74. 圖 3.28. 原型之固定轉導偏壓電路................................................................76. 圖 3.29. 寬振幅之疊接式電流鏡 ....................................................................78. 圖 3.30. 寬振幅之固定轉導偏壓電路............................................................78. 圖 3.31. 寬振幅固定轉導偏壓電路 M2 汲極電流相對溫度變化角落模擬圖 ............................................................................................................80. 圖 3.32. 寬振幅固定轉導偏壓電路之閘極偏壓端點電壓 VB2 與 VB1 相對溫度 變化模擬圖.........................................................................................81. 圖 3.33 (a)類比開關 CMOS 傳輸閘電路圖(b)等效模型(c)方塊圖..............82 圖 3.34. (a)NMOS 導通電阻等效模擬圖(b) PMOS 導通電阻等效模擬圖 83. 圖 3.35. 類比開關導通電阻 ............................................................................84. 圖 3.36. 可程式化電容陣列類比開關電路圖 (a)架構圖(b)電容導通(c)示意 圖.........................................................................................................85. 圖 3.37. 可配置類比方塊之電路方塊圖........................................................85. 圖 3.38. 類比開關 (a)電路方塊圖 (b)代號圖 (c)CAB 佈局圖 ...................86. 圖 3.39. D 型正反器 (a)方塊圖 (b)示意圖 (c)電路圖 ................................87. 圖 3.40. 串列進並列出之 3 位元移位暫存器................................................87. 圖 3.41. 3 位元移位暫存器之波形模擬圖.....................................................88. 圖 4.1. 比例控制器 ........................................................................................90. 圖 4.2. 比例控制器增益圖(改變直流增益)................................................91. 圖 4.3. (a)CAB 之積分控制器 (b)輸入方波訊號之積分器.....................92. 圖 4.4. 積分控制器增益圖(改變 KC) (a)增益圖 (b)相位圖 ..................92. 圖 4.5. 積分控制器相位圖(改變 KM) ..........................................................93 x.
(13) 圖 4.6. 積分控制器之輸入輸出電壓(改變 KC) ..........................................93. 圖 4.7. 積分控制器之輸出差動電壓(改變 KC) ..........................................94. 圖 4.8. 積分控制器之輸出電壓(改變 KM 與 Vref) .......................................95. 圖 4.9. 積分控制器之輸出差動電壓(改變 KM 與 Vref) ...............................95. 圖 4.10. 微分控制器 ........................................................................................96. 圖 4.11. 分控制器增益圖(改變極點位置)(改變 KC) ..................................96. 圖 4.12. 一階低通濾波器 ................................................................................97. 圖 4.13. 一階低通濾波器增益圖(改變極點位置) (改變 KC) ....................98. 圖 4.14. 一階低通濾波器相位圖(改變 KC)....................................................98. 圖 4.15. 二階濾波器 ......................................................................................100. 圖 4.16. 二階低通濾波器 ..............................................................................100. 圖 4.17. 二階帶通濾波器 ..............................................................................101. 圖 4.18. 二階低通濾波器增益圖(改變極點位置) (改變 KC) ......................102. 圖 4.19. 二階帶通濾波器增益圖(改變極點位置) (改變 KC) ......................102. 圖 4.20. 二階帶通濾波器增益圖(改變 KC 對品質因素 Q 的影響) ............103. 圖 4.21. FPAA 系統規劃方塊圖 ...................................................................104. 圖 4.22. FPAA 系統配置規劃流程圖 ...........................................................106. 圖 5.1. 同心圓與交指式佈局方式..............................................................109. 圖 5.2. 交指式電容佈局 ..............................................................................109. 圖 5.3. 寬振幅之固定轉導偏壓電路圖...................................................... 110. 圖 5.4. 寬振幅之固定轉導偏壓佈局圖...................................................... 110. 圖 5.5. 運算放大器電路圖 .......................................................................... 111. 圖 5.6. 運算放大器佈局圖 .......................................................................... 111. 圖 5.7. 改良型偏壓補償交錯耦合式轉導器電路圖.................................. 112. 圖 5.8. 改良型偏壓補償交錯耦合式轉導器佈局圖.................................. 113. 圖 5.9. 暫存器與開關示意圖 ...................................................................... 113 xi.
(14) 圖 5.10. 暫存器與開關佈局圖 ...................................................................... 113. 圖 5.11. 下線晶片佈局圖 .............................................................................. 114. 圖 5.12. 寬振幅固定轉導偏壓電路量測波形圖(a) VB2 (b) VB1 ................... 115. 圖 5.13. 反相放大器(a)負端輸入(b)正端輸入............................................. 116. 圖 5.14. 反相放大器輸出倍率量測波形圖(a)0.7 倍(b) 1 倍(c) 2 倍(d) 3 倍.... .......................................................................................................... 116. 圖 5.15. 轉導器串接運算放大器之積分器示意圖...................................... 118. 圖 5.16. 積分器量測波形圖(a)輸出雙端與差動電壓(b) OP 輸入端虛短路119. 圖 5.17. 電流鏡增益 KM=2 的情況下調整參考電壓 Vref 量測波形圖 (a)1.6V (b) 1.7V(c) 1.9V(d) 2.0V ..................................................................120. 圖 5.18. 電流鏡增益 KM=1 的情況下調整參考電壓 Vref 量測波形圖 (a)1.6V (b) 1.7V(c) 1.8V(d) 1.9V(e) 2.0V.....................................................121. 圖 5.19. 轉導器與運算放大器組成之一階低通濾波器示意圖..................122. 圖 5.20. 更換回授電容 8pF、15pF、22pF、100pF 之一階低通濾波器量測增 益圖...................................................................................................123. 圖 5.21. 更換回授電容 8pF、15pF、22pF、100pF 之一階低通濾波器模擬增 益圖...................................................................................................123. 圖 5.22. 回授電容 100pF 之一階低通濾波器量測與模擬增益比較圖 .....124. 圖 5.23. 一階低通濾波器固定頻率更改電容之量測波形圖(a)100pF (b)47pF (c)22pF(d)22pF 但 Gm2 之 KM=2 ......................................................123. 圖 5.24. 一階低通濾波器實現比例控制器之量測波形圖(a)0.5 倍(b)2 倍 126. 圖 5.25. 暫存器示意圖 ..................................................................................127. 圖 5.26. D 型正反器之時脈訊號 φ 與輸出 Q 端之量測波形圖(a)當 D 為高態 ，而 Q 由低至高態 (b)當 D 為低態，而 Q 由至高至低態 ........127. 圖 5.27. 具數位切換功能之 FPAA 示意圖..................................................128. 圖 5.28. FPAA 開路狀態之量測波形圖.......................................................129 xii.
(15) 圖 5.29. FPAA 積分器之量測波形圖...........................................................130. 圖 5.30. FPAA 一階低通濾波器之量測波形圖...........................................131. xiii.
(16) 表目錄. 表 2.1. Switched-Capacitor、Current Conveyor 與 Gm-C 技術之比較表 ...22. 表 2.2. 二進位碼與溫度計碼之對應關係....................................................25. 表 3.1. 原型偏壓補償交錯耦合式轉導器規格表........................................55. 表 3.2. 改良型偏壓補償交錯耦合式轉導器規格表....................................62. 表 3.3. 運算放大器規格表 ............................................................................75. 表 3.4. 寬振幅固定轉導偏壓電路之 M2 汲極電流模擬規格表 ................80. 表 3.5. 寬振幅固定轉導偏壓電路規格表....................................................81. 表 3.6. 類比開關導通電組 ............................................................................84. 表 4.1. FPAA 系統開關規劃 .......................................................................104. 表 4.2. FPAA 系統腳位規劃 .......................................................................105. 表 5.1. 下線之寬振幅固定轉導偏壓電路模擬規格表.............................. 110. 表 5.2. 下線之運算放大器模擬規格表...................................................... 111. 表 5.3. 下線之改良式偏壓補償交錯耦合式轉導器模擬規格表.............. 112. 表 5.4. 寬振幅固定轉導偏壓電路量測與模擬比較表.............................. 115. 表 5.5. 運算放大器量測與模擬比較表...................................................... 117. 表 5.6. 可調式轉導值比較表 ......................................................................105. xiv.
(17) 第一章 緒論. 1.1 研究背景與研究動機 近三十年來隨著積體電路技術快速的發展，在摩爾定律 (Moore’s Law)[1]的經驗法則下，電晶體數目會每十八個月增加一倍，因此設計週期 的縮短與成本控制的考量[2]，一直是半導體產業最大的挑戰。為解決上述 問題，在電子設計自動化 (EDA)軟體快速發展的情況下，可程式化設計成 為晶片設計的新焦點。可程式化具有可重覆規劃性與功能多樣性的特點， 因此如可程式化閘陣列(FPGA)，則廣泛的應用於數位電路設計上。相較於 數位電路，在類比電路可程式化發展上則有可程式化類比陣列(Field Programmable Analog Array，簡稱 FPAA)的問世[3][4]。 由於可程式化閘陣列(FPGA)的配置設計已非常成熟[5]，故 FPAA 之配 置架構多是仿造 FPGA 架構來設計。在 FPGA 架構中，是由數個相同的可 配置邏輯方塊(Configurable Logic Block，簡稱 CLB)所組成[6]，其中透過 可程式化的內部連線相互連接。使用者可藉由改變可配置邏輯方塊(CLB) 之間連線的路徑，而達成不同功能之邏輯函數。在 FPAA 電路中，則對應 以可配置類比方塊(Configurable Analog Block，簡稱 CAB)來實現可程式化 類比陣列，藉由改變 CAB 相互間的連線以達成多樣化的類比函數[7]。 FPAA 整體電路除了可配置類比方塊(CAB)之外，還包含互聯網路電路 (Interconnection Network)、移位暫存器(Shift Register) 與輸出入方塊 (IOB)。如圖 1.1 所示為 FPAA 方塊示意圖。. -1-.
(18) 圖 1.1 FPAA 方塊示意圖[3] 就目前已運用於可程式化類比陣列之電路架構而言，可區分為離散時 間型與連續時間型[8]。前者以切換電容(Switch Capacitor)或切換電流 (Switch Current)電路為主，其具有較佳之可程式規劃能力但較差之頻寬； 後者則以轉導器電路為主，其具有較佳之頻寬但較差之可程式規劃能力。 由上述電路架構可知，可程式規劃能力與頻寬的考量，受限了 FPAA 之電 路效能。經過多年的發展與研究，離散與連續時間型架構皆廣範運用商業 市場上，如 Motorola、Anadigm 與 Zetex 等電路設計公司，皆有上述電路 架構之 FPAA 相關產品。 FPAA 具有可重複規劃的優點以及高可靠度的特性，可藉由即時的調 整，而反應所需之功能。以應用面來說，利用可程式化類比陣列可用於適 應性濾波器控制、DSP 的前端訊號處理、工業控制、智慧型感測器、超低 頻訊號調整與類比訊號處理器等應用上[4]，提供電路設計者更為高速與低 價位之設計選擇。. 1.2 研究目的 可程式化類比陣列以類比電路為核心，則必須考量到如線性度. -2-.
(19) （Linearity）、頻寬（Bandwidth）、頻率響應（Frequency Response） 、訊 號雜訊比（Signal to Noise Ratio）與功率消耗（Power Consumption）等效 能的影響。在綜合類比電路效能與數位可程式規劃能力的條件下，本篇論 文的設計將採取Gm-C Opamp為架構以實現可程式化類比陣列，主要可分為 兩個研究目標，第一，改善轉導器的線性度，以提升整體電路的效能，第 二，設計具有高度可調式的轉導器，以增加電路可規劃的能力，而進一步 實現具有多功能可重複規劃之P、I、D控制器與濾波器電路。. 1.3 研究方法 在從事本論文電路設計前，需妥善安排其流程，藉由謹慎且通盤性的 構思、設計、模擬、佈局直至下線，以求其晶片量測之結果能與理論相輔。 此外，透過非預期的結果以尋找其發生的原因，並由分析的過程中嘗試改 進其缺失，以釐清問題的所在。本論文研究的方法可分為如下五大決策： 1.. 功能決策：針對 FPAA 之系統架構，評估並訂定其系統規格，以 完成具有切換功能之積分器與濾波器為首要目標。. 2.. 訊號決策：將 FPAA 中的各別子電路加以分類，嘗試建立子電路 之數學模型，並可藉由訊號流程圖加以分析，以利於電路系統之 設計。. 3.. 電路決策：透過手算分析所得之電晶體長寬比參數帶入 HSPICE 軟體做模擬，並與手算推導所得之數值做比較，而後可修正所設 計電路之參數。其中，由於手算分析常忽略電路二次效應所造成 非線性的影響，故需使用試誤法以逐漸逼近理想設計之參數值。 在完成個別子電路之模擬後，整合全系統子電路並進行模擬，以 期望能達到全系統電路之最佳化。. 4.. 佈局決策：需考量製程上之不對稱、串音干擾與電容耦合等非理 -3-.
(20) 想效應，妥善安排實體電路之佈局。使用光罩佈局軟體 Laker 並 遵循 TSMC 所訂定之設計規則，以完成個別單元電路與全系統電 路之光罩佈局圖。 5.. 量測決策：從晶片量測結果來修正設計之缺失，並確認電路系統 之可靠度與精確度。. 1.4 論文架構 本論文共分為六章：第一章先介紹整個論文研究的動機，從可程式化 電路系統的發展背景與應用概況加以介紹，並對於研究目的與欲採取之研 究方法做一詳盡的說明。 第二章為回顧過去文獻，探討與研究可程式化類比陣列之系統架構， 並以Gm-C 架構為主要探討對象。此外，深入分析不同轉導器之優缺點， 從電路中尋求可改善之處。並於最後介紹可程式化類比陣列之電路合成策 略與系統應用。 第三章設計與模擬可程式類比陣列中各區塊電路，其中可配置類比方 塊採用Gm-C Opamp為架構，並將重心放於改善轉導器的線性度，與提高轉 導器之輸出範圍，以利於整體系統的可規劃性。 第四章著重於利用現有 FPAA 電路，藉由特定的合成法則，而重複規 劃、實現不同功能之 PID 控制器與濾波器電路。 第五章則對於實際下線之電路，考量電路的實體佈局，並藉由晶片量 測之結果修正並改進其設計的缺失。 第六章對研究成果做出總結，並提出未來的展望與建議。. -4-.
(21) 第二章 可程式化類比陣列之回顧與探討. 2.1 前言 本章旨在回顧與探討可程式化類比陣列歷年來發展的文獻。環顧國內 外研究，對於相關電路之效能與可程式化之解決途徑，已有顯著的發展。 因此本章將對可程式化類比陣列之系統架構、電路核心及系統應用，做深 入的分析與探討。 第二節將分析並探討目前已發展的可程式化類比陣列之系統架構。系 統架構因訊號傳遞方式的不同，可規劃為離散型與連續型的系統。本節將 討論現行常用的架構，對不同架構之差異做出比較，最後並選定改良之 Gm-C 架構做為論文的主要方向，此架構常用的電路與其效能將於第三節 中討論。 第四節探究如何將可程式化技術導入電路系統中，並分析可程式化之 原理與策略，以尋求最佳化之設計。透過可程式化的概念，所達成的可程 式化類比陣列，可經由簡易的規劃與控制完成特定之功能函數。. 2.2 可程式化類比陣列之系統架構 著眼於目前可程式化類比陣列電路架構，若以訊號操作方式來區分， 可分為離散型與連續型系統。前者以切換電容(Switched Capacitor，簡稱 SC)[9]電路為主流，後者以轉導電容(Gm-C)濾波器[10]與電流傳輸器 -5-.
(22) (Current Conveyor，簡稱CC) [11]為主。綜觀此三種電路架構各有其優缺 點，本節將簡述個別之電路特性，並分析這三種電路應用在可程式化類比 陣列之效能。. 2.2.1 以切換電容電路為架構之 FPAA (A) 基本電路原理與分析 切換電容電路常做為系統輸出入介面，藉此達成類比與數位訊號的轉 換與處理，如 AD 轉換器、DA 轉換器、濾波器與相鎖迴路等應用。基本 原理以切換電容電路代替電阻，其等效阻抗值則由取樣頻率與內部之電容 值來決定。因此當切換電容電路用於濾波器電路時，根據奈氏取樣定理 (Nyquist sampling theorem)，取樣頻率至少大於兩倍以上的訊號輸入頻率， 故訊號輸入之頻寬大幅受限於切換電容電路。 在分析切換電容電路前，首先需建立一組非重疊時脈產生電路 (Nonoverlapping Clock)，確保切換電容電路的兩個電晶體不會同時導通， 造成電荷的流失。在圖 2.1(a)中，為兩個同頻率 φ1 與 φ 2 時脈訊號，但相同 時間兩訊號並不會互相交疊。圖 2.1(b)為非重疊時脈產生電路方塊示意 圖，其中延遲器可由偶數個串接的反相器或是 RC 電路所構成。. (a). (b). 圖 2.1 非重疊時脈產生電路 (a) 時脈訊號 φ1 與 φ 2 時序圖 (b) 非重疊時脈 產生電路方塊示意圖[10] -6-.
(23) 切換電容電路在系統中常用來取代電阻。以圖 2.2(a)為例，V1與V2為 兩個直流電壓源，C1為一電容。若 φ1 與 φ 2 為非重疊時脈訊號，在單位取樣 時脈週期T內，前半個週期V1對C1充電，後半個週期C1對V2放電，因此平均 每取樣時脈週期由V1至V2經由C1所交換的電荷量為 ∆Q ，數學式為 ∆Q = C1 (V1 − V2 ). (2.1). 每取樣時脈週期 ∆Q = C1 (V1 − V2 ). Req = T. (a). C1. (b). 圖 2.2 切換電容電阻等效電路 (a)切換電容電路 (b)等效電阻[10] 將轉移電荷量 ∆Q ，除以取樣時脈週期T，可得單位時間內由V1至V2的 平均電流，其數學式為 I avg =. C1 (V1 − V2 ) T. (2.2). 圖 2.2(b)為切換電容電路之等效電阻電路圖，數學式為 I eq =. (V1 − V2 ) Req. (2.3). 整理(2.2)式與(2.3)式，可得切換電容電路等效電阻 Req ，數學式為 Req =. T 1 = C1 C1 f s. 其中 T 為取樣時脈週期，故取樣頻率為 f s ≡. (2.4) 1 T. 將 切 換 電 容 電 路 等 效 為 電 阻 之 概 念 導 入 非 反 相 積 分 器 (ParasiticInsensitive Integrator)，如圖 2.3 所示。. -7-.
(24) 圖 2.3 非反相積分器[10] 分析此離散電路前，可將圖 2.3 拆成兩不同的時間點來做討論，其推 導如下所示： 1.. 如圖 2.4(a) (c)所示，在時間點 (nT − T ) 時， φ1 為高態 φ 2 為低態，積 分器輸出端電壓為 Vco (nT − T )，跨於C2上之電荷量為 C 2Vco (nT − T )。. 2.. 當 φ1 正由高態切換成低態而 φ 2 仍為低態時，此積分器輸入節點 Vci (t ) 的 電 壓 為 Vci (nT − T ) ， 因 此 跨 於 C1 上 之 電 荷 量 為 C1Vci (nT − T ) ，而C2上之電荷量仍為 C 2Vco (nT − T ) 。. 3.. 如圖 2.4(b) (c)所示，當 φ 2 為高態 φ1 為低態時，由於帶負電之C1上 層平板虛接地，放電電流將由C2流至C1的接地端，強迫儲存於C1與 C2上之電荷達成平衡，積分器輸出端的電壓將保持至切換時間點 (nT-T/2)。. (a). (b). -8-.
(25) (c) 圖 2.4 非反相積分器之取樣時脈週期電路 (a) φ1 高態 φ 2 低態 (b) φ1 低態 φ 2 高態 (c) φ1 與 φ 2 時序圖. 根據電荷守衡定律，可寫下數學方程式為. (. C 2Vco nT − T. 2. )= C V 2. co. (nT − T ) + C1Vci (nT − T ). (. (2.5). ). 如圖 2.4(c)所示，在時間點 nT − T 2 時， φ 2 正由高態切換成為低態， 直到下個切換時間點 (nT ) ， φ 2 正開始轉換高態時，C2上的電荷維持不變， 因此C2上的電荷量可寫為. (. C 2Vco nT − T. 2. )= C V 2. co. (nT ). (2.6). 因此改寫(2.5)式為 C 2Vco (nT ) = C 2Vco (nT − T ) + C1Vci (nT − T ). (2.7). 將(2.7)式同除以C2，並改寫為差分方程式，可得 Vo (n ) = Vo (n − 1) +. C1 Vi (n − 1) C2. (2.8). C1 −1 z Vi ( z ) C2. (2.9). 將(2.8)式做 Z 轉換，可得 Vo ( z ) = z −1Vo ( z ) +. 最後將(2.9)式整理為轉移函數 H(z). -9-.
(26) H (z ) ≡. Vo ( z ) ⎛ C1 =⎜ Vi (z ) ⎜⎝ C 2. ⎞ z −1 ⎟⎟ −1 ⎠1− z. (2.10). 此式即為非反相積分器之轉移函數，由此可瞭解如何在離散型的電路 系統中，在遵守能量守衡的原則下，完成電路之轉移函數，以便於選擇電 路中的電容值，與分析電路系統的穩定度。 然而，在分析高階濾波器等較為複雜的電路時，很難直接計算其轉移 函數，因此可將電路圖先化簡成訊號流程圖，以便於求其轉移函數。 C1. V1 ( z ). φ2. φ1 C2. V2 (z ). φ2. φ1. V1 ( z ). CA. Vo (z ). φ1. φ2. ). C2 z −1. ⎛ 1 ⎞ 1 ⎜⎜ C ⎟⎟ 1 − z −1 ⎝ A⎠. φ1. C3. V3 ( z ). V2 ( z ). (. − C1 1 − z −1. V3 (z ). Vo ( z ). − C3. φ2. (a). (b). 圖 2.5 三端輸入，切換電容電路架構之加法器/積分器(a)電路圖(b)等效 訊號流程圖[10] 圖 2.5(a)即為一組複合式切換電容電路架構，由上至下分別為反相 器、非反相積分器與反相積分器，其訊號流程圖如圖 2.5(b)所示，經過推 導與整理，可得到此架構的數學式 ⎛ C ⎞⎛ 1 ⎞ ⎛ C ⎞⎛ z −1 ⎞ ⎛C ⎞ ⎟V (z ) − ⎜⎜ 3 ⎟⎟⎜ V (z ) Vo ( z ) = −⎜⎜ 1 ⎟⎟V1 ( z ) + ⎜⎜ 2 ⎟⎟⎜⎜ −1 ⎟ 2 −1 ⎟ 3 ⎝ C A ⎠⎝ 1 − z ⎠ ⎝ C A ⎠⎝ 1 − z ⎠ ⎝ CA ⎠. (2.11). 縱合上述的分析，以切換電容電路為架構之可程式化類比陣列具有三 項優點[9]。第一，切換電容電路由於本身已具有類比開關，所以適合實現 可程式化類比陣列中程式可編輯與重複可配置性之機制。因此對於可程式 化與可配置之電容陣列，可簡易的透過原本非重疊時脈產生電路來切換其 開關。第二，電容値的倍率可使用開關取樣頻率來做修改，不必變更其實 -10-.
(27) 際值。第三，切換電容電路的設計參數是由電容的相對値決定，而非由電 容的絕對値決定，而電容相對值之精確度在 CMOS 製程上可以得到很好的 控制，故在 CMOS 製程上實現切換電容電路將有相當高的準確性。縱使有 上述的優點，在現今以高速產品為主流的情況下，頻寬一直是設計者所追 求的目標。根據奈氏取樣定理，切換電容電路架構的訊號操作頻寬將大幅 受限，故此架構在頻寬上的劣勢仍待改進。 (B) 可配置類比方塊(Configurable Analog Block，簡稱 CAB)之設計 可配置類比方塊為可程式化類比陣列中最小單元電路，經由可配置類 比方塊與互聯網路電路的規劃與控制，將使系統達成不同功能之函數。可 配置類比方塊可透過不同架構之電路所實現，本節中可利用切換電容電路 實現可配置類比方塊之設計，如圖 2.6 所示。經由此積分器電路的連接， 構成了閉迴路系統，其中右半部為非反相積分電路，而左半部為一階濾波 器電路[9]。在程式化系統電路的過程中，可配置類比方塊具有三項特別的 機制 1. 反相或非反相的積分器電路可經由非重疊時脈產生電路所實現。. 2. 經由加入被動或主動元件，或是打斷非必要的互聯網路電路可增 加電路功能性. 3. 透過可程式化電容陣列的規劃，可提供不同的電容値。. 圖 2.6 以切換電容為架構之可配置類比方塊[9] -11-.
(28) 如圖 2.7 所示，互連網路電路可以由切換電容電路或非切換電容電路 所組成。藉由切換電容電路做為互聯網路電路連線的開關，能提供可配置 類比方塊具有一個非常彈性的歸劃架構。透過切換電容電路的傳遞，可選 擇適當的電壓訊號加總在一起。當切換電容電路以足夠高的頻率做取樣， 此時切換電容電路可視為兩端點間的等效電阻。然而，當切換電容電路的 取樣頻率不夠高時，此時切換電容電路上的電容可視為單純的電容器，做 為可配置類比方塊兩端點間電壓傳遞用。. 圖 2.7 以切換電容為架構之互聯網路電路[9]. 2.2.2 以電流傳輸器為架構之 FPAA (A) 基本電路原理與分析 電流傳輸器是以電流為控制變數的主動元件，因此為連續型系統。電 流傳輸器類似運算放大器，具有三個端點，Y 端為輸入端，具有很高的輸 入阻抗；X 端可反映 Y 端之電壓，其輸入阻抗很小；Z 端可映射 X 端的電 流 [11]。圖 2.8 為第二代電流傳輸器(Current Conveyor Ⅱ，簡稱 CCⅡ)的 元件符號，詳細電路如圖 2.9 所示。. -12-.
(29) 圖 2.8 第二代電流傳輸器之元件符號[11]. 圖 2.9 第二代電流傳輸器電路圖[11] 考慮理想的電流傳輸器，工作原理分述如下[11]： 1 端點 Y 具有無窮大的輸入阻抗，不會汲取任何輸入電流。但事實上 ，仍有漏電流流入端點 Y。 2 當輸入電壓加於端點 Y 時，此時相同的電壓將複製到端點 X，此種觀念 類似當運算放大器操作於負回授組態，兩個輸入端點存在一虛短路。然 而特別的是電流傳輸器無須操作於負回授組態。 3 當端點 X 汲取電流時，相同大小的電流將複製到端點 Z，並從端點 Z 流 出電流傳輸器。 由上述的結果，可整理成下列方程式 ⎡ iY ⎤ ⎡0 ⎢v ⎥ = ⎢1 ⎢ X⎥ ⎢ ⎢⎣ i Z ⎥⎦ ⎢⎣0. 0 0 + −. β. -13-. 0 ⎤ ⎡ vY ⎤ 0⎥⎥ ⎢⎢ i X ⎥⎥ 0⎥⎦ ⎢⎣v Z ⎥⎦. (2.12).
(30) 其中 β 為輸出端點相對輸入端點之電流增益，若 β= +1，則輸出端 點 Z 的電流等於輸入端點 X 的電流 ⎡ iY ⎤ ⎡0 0 0⎤ ⎡vY ⎤ ⎢v ⎥ = ⎢1 0 0⎥ ⎢ i ⎥ ⎢ X⎥ ⎢ ⎥⎢ X ⎥ ⎢⎣ i Z ⎥⎦ ⎢⎣0 1 0⎥⎦ ⎢⎣v Z ⎥⎦. (2.13). 應用方面，如圖 2.10 所示，在端點X與Z掛上電阻、電容或是二極體 等被動元件，將可達到放大器、微分器、積分器與濾波器等不同的功能。 以圖 2.10(a)為例，將端點X與Z分別掛上電阻R1與R2，端點Y有ㄧ輸入電壓 Vin，Vin對映到端點X有ㄧ對地電流Vin / R1。同樣地，相同的電流將從端點 Ｚ流向電阻R2，如此輸出端電壓Vout=( Vin / R1) R2，故與放大器具有相同的 功能。. (a) 放大器. (b) 微分器. (c) 積分器 -14-.
(31) (d) ㄧ階低通濾波器 圖 2.10 由電流傳輸器為架構所合成之各種功能性電路[11] 電流傳輸器屬於連續型的訊號操作方式，雖然工作頻寬大於切換電容 電路，但是在參數可調範圍方面，電流傳輸器需藉由改變外接的電阻與電 容來調整不同功能之參數範圍，因此參數可調範圍並不如切換電容電路來 的有彈性。 (B) 可配置類比方塊(CAB)之設計 圖 2.11 所示為一種以電流傳輸器所實現可配置類比方塊之設計。可配 置類比方塊是構成可程式化類比陣列最基本的元件，經由改變電阻、電容 等連接方式，可合成不同功能的電路。其中，可變電容是由可程式化電容 陣列所組成；可變電阻是由可程式化轉導器所組成。藉由調整可變電容、 電阻之大小，可以完成不同功能的函式。. 圖 2.11 以電流傳輸器為架構所合成之可配置類比方塊[11]. -15-.
(32) 此可配置類比方塊所實現之可程式化類比陣列，如圖 2.12 所示，其中 互連網路電路一般由傳輸閘(Transmission Gate)做為類比開關，使四組可配 置類比方塊能相互的連接，將可實現更多不同功能的函數。. 圖 2.12 以電流傳輸器為架構之可配置類比方塊以及互聯網路電路圖[11]. 2.2.3 以Gm-C為架構之FPAA (A) 基本電路原理與分析 Gm-C電路架構，相較於切換電容電路，內部沒有切換電容做為取樣電 路，故極適合於高速度的操作。Gm-C電路架構具有較佳的頻率響應以及較 寬的可調範圍，常用於實現連續時間型之濾波器[10]。. 圖 2.13 轉導器之元件符號與理想電路模型[10] 轉導器最主要的功能是將輸入電壓轉換為輸出電流，如圖 2.13 所示， 即輸出電流訊號正比輸入電壓訊號。理想上，轉導器輸入級、輸出級具有 無窮大的阻抗，不同於運算放大器之輸出阻抗被假設為零。轉導器數學式 -16-.
(33) 可表示為 io = Gm vi. (2.14). 圖 2.14 單端輸出之Gm-C積分器[10] 轉導器常運用於積分器之設計，如圖 2.14 所示，在轉導器之輸出端接 上一個積分電容C1，則轉導器輸出電流流經電容可得一跨壓，如下所示 vo =. io G v = m i sC1 sC1. (2.15). 定義積分器的單位增益頻率為 ωti ，因此可得 ⎛G ⎞ ⎛ω ⎞ vo ≡ ⎜ ti ⎟vi = ⎜⎜ m ⎟⎟vi ⎝ s ⎠ ⎝ sC1 ⎠. 其中 ω ti =. (2.16). Gm C1. 由於電流具有加總的特性，因此如欲調整積分器之設計，可將轉導器 並聯如圖 2.15 所示，於輸出端匯集全部的電流流經一積分電容，數學式可 得 vo =. 1 (Gm1v1 − Gm 2 v2 + Gm3v3 ) sC1. (2.17). 圖 2.15 三端輸入，單端輸出之Gm-C積分器/加法器[10] 一般說來，差動輸出具有較高的抗雜訊能力，以及降低訊號非線性成 -17-.
(34) 份(偶次諧波)的優點，因此轉導器大多採用雙端輸入、雙端輸出之全差動 式做為其電路架構。 如圖 2.16(a)、(b)所示，為全差動式Gm-C積分器電路，在圖 2.16(a) 之輸出端跨接一積分電容，則輸出電流流經此積分電容可得輸出電壓，其 數學式為 v o = v o+ − v o− =. G m vi sC1. (2.18). 在圖 2.16(b)中，將原本輸出端跨接積分電容拆成兩個相同且獨立的 電容，並將兩電容分別接於轉導器輸出級之正負端，輸出電流流經此積分 電容可得數學式為 vo = v o+ − vo− =. G m vi ⎡ G m vi ⎤ G m vi − ⎢− ⎥= s (2C1 ) ⎣ s (2C1 ) ⎦ sC1. (2.19). 其中 vo+ 為輸出級正端電壓且 vo− 為輸出級負端電壓 由(2.18)式與(2.19)式可知，此兩種架構具有相同之輸出電壓值，然而 就全差動式電路而言，必須在輸出端接上共模回授電路(Common Mode Feedback，簡稱 CMFB)做其輸出共模準位的調整，因此圖 2.16(b)的兩個 輸出端電容除了作為轉導器積分電容外，更可做為輸出端點的主極點頻率 補償電容，故圖 2.16(b)的電路穩定度相對於圖 2.16(a)來的高。. (a). (b). 圖 2.16 全差動式Gm-C積分器 (a)輸出端跨接電容(b)輸出端雙端電容[10] 全差動式轉導器雖有上述抗雜訊與低失真的優勢，然而轉導器輸出端 必存在寄生電容，且由電容基板的所引入的寄生電容，其值甚可達到積分 -18-.
(35) 電容的 20%。由於寄生電容會造成非線性的問題，因此為了降低寄生電容 效應，可將Miller積分器的概念導入圖 2.16(b)中，於轉導器之電流輸出端 串接一個運算放大器，稱為Gm-C Opamp(Gm-C Operational Amplifier)積分 器，如圖 2.17 所示，其數學式相同於圖 2.16(b)可得 vo =. 2io G v = m i s (2C1 ) sC1. (2.20). 圖 2.17 全差動式Gm-C Opamp積分器[10] 根據控制原理，負回授具有降低雜訊或外界干擾對於系統工作的影響 。Gm-C Opamp積分器於轉導器之後端串椄運算放大器，而積分電容跨接於 運算放大器之輸入、出端形成負回授，負回授可降低雜訊對於電路的影 響，且運算放大器之增益造成其輸入端之虛短路可大幅降低寄生電容效 應，故可改善電路的工作效能。此外，由於轉導器輸出端接有共模回授電 路，可穩定轉導器輸出端的共模電壓。再者轉導器後端接有運算放大器， 由於運算放大器輸入端具有虛短路的特性，可簡化轉導器輸出級高阻抗的 設計，並使轉導器之輸出擺幅不至於過大而造成訊號的失真[10] [12]。 一般而言，每加上一個運算放大器便得犧牲頻寬，以及增加晶片面積 與功率的代價。因此選用適當的運算放大器將為此Gm-C Opamp設計的首要 工作，如圖 2.17 所示之運算放大器可採用簡單二級串接放大器(共閘級串 接共源級)，因為架構簡單，可減少因串接而造成工作速度降低的效應，進 而改善全電路的工作速度。 綜觀上述對於Gm-C架構的分析，其具有高速操作的優點，然而高雜訊 -19-.
(36) 干擾與轉導器本身之低線性度為主要的劣勢，然而圖 2.17 所分析Gm-C Opamp積分器架構，經由負回授可降低雜訊干擾對於電路系統的影響，因 此對於實現可程式化類比陣列，Gm-C Opamp積分器架構為較佳之選擇。 轉導器之優勢在於可透過簡易的接線，以達成不同之功能，例如可將 轉導器等效成電阻與電感，此特性與可程式化類比陣列的觀念相當吻合， 如圖 2.18(a)所示，將輸出端連線改為負回授模式後，即可得等效電阻，其 數學式為 Z=. vi 1 = =R io G m. (2.21). 對於等效電感而言，需透過兩組轉導器與一個電容來完成，如圖 2.18(b) 所示，將兩組轉導器之輸出入端頭尾相接，並於中間跨接一個電容，且第 二組轉導器之輸出端為負回授模式接回第一組轉導器輸入端，其數學推導 為 v x = vi G m1. 1 sC. (2.22). io = G m 2 v x. (2.23). 將(2.22)式代入(2.23)式，經整理後可得等效電感 Z=. ⎛ vi C = s⎜⎜ io ⎝ G m1 ⋅ Gm 2. (a). -20-. ⎞ ⎟⎟ = sL ⎠. (2.24).
(37) (b) 圖 2.18 轉導器等效被動元件 (a)電阻 (b)電感 (B) 可配置類比方塊(CAB)之設計 圖 2.19 所示為一種以Gm-C為架構實現可配置類比方塊之設計，其中 包含了全差動式轉導器，可程式化電容陣列，以及由傳輸閘所組成可配置 類比方塊內部之互聯網路電路。可配置類比方塊藉由互聯網路電路之傳輸 閘來規劃其輸出，經由改變轉導值與電容值的大小，來實現所需要的功能。. 圖 2.19 以Gm-C為架構之可配置類比方塊[13] 在可配置類比方塊內部適當的增加Gm-C配置可增加可配置類比方塊 的規劃能力，如圖 2.20 所示，為一種以四組Gm-C與互聯網路所實現之可 配置類比方塊。透過互聯網路電路中的傳輸閘，來決定轉導器與電容陣列 互相連接的方式，因此互聯網路電路可提高系統的可規劃性，更可增加可 程式化電路之使用效率，避免不必要的傳輸路徑[13]。. -21-.
(38) 圖 2.20 以Gm-C為架構之可配置類比方塊以及互聯網路電路圖[13] 表 2.1 Switched-Capacitor、Current Conveyor與Gm-C技術之比較表 切換電容電路. 操作方式. 電流傳輸器. 轉導電容電路. （SC）. （CC）. （Gm-C）. 取樣訊號. 連續訊號. 連續訊號. 操作型態. 半類比式. 全類比式. 全類比式. 操作訊號. 電壓. 電流. 電流. 操作頻寬. < 1MHz[9]. < 10MHz[11]. < 200MHz[13]. 電容陣列. 電容陣列. 轉導器、. 電阻陣列. 電容陣列. 電容比值. 時間常數. 時間常數. （C1/ C2）. （RxCx）. （C/Gm）. 規劃方式. 設計參數. 綜觀本節所分析此三種系統架構，雖然切換電容電路擁有較高的電容 相對值精確度，但由於採用訊號取樣模式，故工作頻寬大幅受限。電流傳 輸器與Gm-C架構雖然都為連續訊號模式，就操作頻寬來說，Gm-C架構仍優 於電流傳輸器架構。此外，電流傳輸器需透過外掛的元件來調整不同功能 之參數範圍，而轉導器可直接由電路參數改變轉導值，因此電流傳輸器的 可調參數範圍不如Gm-C架構較來的有彈性。Gm-C架構若轉導器採用全差動. -22-.
(39) 式的設計，加上轉導器輸出端接上運算放大器，將具有較高的抗雜訊能力 以及降低訊號非線性成份的優點，故本論文將採取Gm-C Opamp積分器架構 做為研究主軸，並將於下一節對轉導器架構之線性度以及參數可調範圍做 深入的探討。. 2.3 可程式化類比陣列以Gm-C轉導器之核心電路 轉導器乃是Gm-C架構電路系統最基本的方塊，根據國內外研究，已提 出數種轉導器之架構。本節將分別探究源極退化式(Source Degeneration)轉 導器[14]、電壓浮接式(Floating-Bias Voltage Source)轉導器[15]以及偏壓補 償交錯耦合式(Bias-Offset Cross-Coupled)轉導器[16]。本論文在可程式化類 比陣列的研究與分析上，將著重在改善轉導器之線性度以及如何增加Gm參 數之可調範圍。. 2.3.1 源極退化式轉導器 源極退化的基本概念為共源極組態中，在源極上串接一線性之被動電 阻，藉由電阻值的增加，使得輸出電流對輸入電壓之轉導值近趨電阻值的 倒數，以提升電路的線性度。將上述源極退化技巧導入轉導器中，利用差 動對以降低非線性效應，並將線性的被動電阻跨接差動對之兩源極端，藉 由電阻值的調整決定轉導值的大小。然而在今日 CMOS 製程中仍無法達 到高精準之電阻值，因此線性的被動電阻可由操作在三極區(Triode Region) 電晶體來加以替代。 如圖 2.21 為源極退化式轉導器，其中電晶體M1 與M3 有相同的閘極 電壓 v1 ，與相同的源極電壓 vx ，而M2 與M4 有相同的閘極電壓 v2 ，與相同 -23-.
(40) 的源極電壓 v y ，M3 與M4 為操作在三極區之電晶體。故當輸入差動電壓為 零時，可得 v x = v y = v1 − vGS1 = v1 − (veff + Vtn ). (2.25). 圖 2.21 源極退化式轉導器[14] 由(2.25)式可知，當輸入差動電壓為零時，差動對之兩源極端vx與vy電 壓差也為零，因此沒有小訊號電流io1之產生。考慮此轉導器需設計M3 與 M4 操作在三極區，由於 VGS1 = VGS 3 且 VGS 2 = VGS 4 ，於是強迫M1 與M2 也操作 在三極區。M3 與M4 的小訊號 rds 電阻為 rds 3 = rds 4 ≅. 1. (2.26). 2 K 3 (VGS 1 − Vtn ). 其中假設 M3 與 M4 為相互匹配電晶體，即 K 3 = µ n Cox ⎛⎜ 1 2. W⎞ ⎟ ⎝ L ⎠3. 在輸入差動電壓時，M1 與 M2 的汲極電流並非相等，因此不能忽略 VGS 變化所造成的影響。M1 與 M2 的小訊號輸入電阻 rs 為 rs1 = rs 2 =. 1 1 ≅ g m1 2 K1 (VGS 1 − Vtn ) -24-. (2.27).
(41) 使用小訊號 T 模型可得 io1 =. v1 − v2 rs1 + rs 2 + (rds 3 // rds 4 ). (2.28). 定義轉導器之轉導值 Gm ≡ io1 v − v ， 1 2 Gm =. 1 rs1 + rs 2 + (rds 3 // rds 4 ). (2.29). 將(2.26)式、(2.27)式代入(2.29)式，可整理得 Gm =. 4 K 1 K 3 (VGS 1 − Vtn ) K1 + 4K 3. (2.30). 若以偏壓電流來分析 I1 = K1 (VGS1 − Vtn )2 或等於. (VGS1 − Vtn ) =. I1 K1. (2.31). 將(2.31)式代入(2.30)式中，經整理可得偏壓電流與轉導值的關係推導 Gm =. 4K1 K 3 I1. (K 1 + 4 K 3 ). K1. (2.32). 由(2.32)式可知轉導值的調整能透過偏壓電流的改變而達成，其中轉導 值與偏壓電流的平方根成線性關係。此外，對於源極退化式轉導器而言， 電晶體操作於三極區所改善的線性度遠大較於主動區，所以源極退化架構 大幅提升電路的線性範圍。傳統之源極退化式轉導器電路是將 M3 與 M4 之閘極端接於固定偏壓，當輸入訊號過大時，將使此電晶體無法維持在三 極區工作，而造成電路線性度降低。而圖 2.21 的設計，M3 與 M4 之閘極 分別接於兩輸入電晶體 M1 與 M2 之閘極，當輸入差動電壓增加時，此時 電阻值減小，轉導值增加，可部份抵消上述轉導器衰減的因素。再者，設 計適合的 K1 / K 3 值，以產生上述相互抵消的效應，更可增加此轉導器的線 性度。 源極退化式轉導器具有較佳之線性度，若以 BiCMOS 製程，可應用於 雙模低通頻道選擇濾波器[17]；也可經由可適應性偏壓的改善，達成具有 -25-.
(42) 高線性輸入範圍之轉導器[18]。. 2.3.2 電壓浮接式轉導器 前節所探討之源極退化式轉導器雖有較佳的線性度，但因部份電晶體 操作在三極區，故無法應用於高速電路。本節所探究之電壓浮接式轉導器 ，由於所有電晶體皆工作於飽和區(Saturation Region) ，因此有較佳的操作 速度，然而受限於汲極電流平方律(Square Law)非線性的影響，故在電路 的設計上，將藉由差動對中獨立之浮接式電壓源，以抵消電流平方律二次 項之非線性因素，以獲得線性度的改善。 電壓浮接式的基本概念是藉由汲極電流平方律方程式之相減，扣除方 程式中非線性之二次項，其分析可考慮兩匹配操作於飽合區之電晶體，電 流方程式如下可得 iD1 = K (vGS 1 − Vtn ). 2. (2.33). iD 2 = K (vGS 2 − Vtn ). 2. 其中. K=. µ n COX ⎛ W ⎞ 2. ⎜ ⎟ = ⎝ L ⎠1. (2.34). µ n COX ⎛ W ⎞ 2. ⎜ ⎟ ⎝ L ⎠2. 將(2.33)式與(2.34)式兩式相減可得 iD1 − iD 2 = K (vGS 1 + vGS 2 − 2Vtn )(vGS 1 − vGS 2 ). (2.35). 由(2.35)式可知，若 (vGS1 + vGS 2 − 2Vtn ) 為定值，則輸入差動電壓 (vGS1 − vGS 2 ) 相對於差動輸出電流 (iD1 − iD 2 ) 為線性關係，且不受臨界電壓 Vtn 的影響。故 將(2.35)式的關係導入差動對中，利用 (vGS1 + vGS 2 − 2Vtn ) 為定值的觀念在差動 對中設計出一迴路，如圖 2.22 所示。. -26-.
(43) 圖 2.22 NMOS 架構之電壓浮接式轉導器示意圖[10] 在圖 2.22 中，可整理出兩組方程式 v1 − vGS 1 + Vx + Vtn = v2. (2.36). v2 − vGS 2 + Vx + Vtn = v1. (2.37). (2.36)與(2.37)兩式相加，可得 vGS 1 + vGS 2 = 2(Vx + Vtn ). (2.38). (2.36)與(2.37)兩式相減，可得 vGS 1 − vGS 2 = 2(v1 − v2 ). (2.39). (2.38)式與(2.39)式代入(2.35)式中，經整理得到. (iD1 − iD 2 ) = 4 KVx (v1 − v2 ). (2.40). 其中轉導值為 Gm =. iD1 − iD 2 = 4 KVx v1 − v2. (2.41). 由(2.41)式知，Gm與浮接電壓源成線性關係。由圖 2.22 知，浮接電壓 源必須在輸出電流iD1 與iD2 變動情況下仍維持定值，考慮以CMOS成對 (CMOS Pair)電路為基本架構以實現浮接電壓源電路，如圖 2.23 所示，為 CMOS成對電路，其中假設雙電晶體接操作於飽和區，因此汲極電流方程 式可寫為. (. iD = K n vGSn − Vtn. 其中 Vtn > 0. -27-. ). 2. (2.42).
(44) (. i D = K p v SG p + Vtp. ). 2. (2.43). iD. (2.44). 其中 Vtp < 0 重新改寫(2.42)與(2.43)式，可得 vGS n = Vtn +. vSG p = −Vtp +. 1 Kn. 1 Kp. iD. (2.45). 由(2.44)、(2.45)兩式知，可定義圖 2.23 中電晶體閘極雙端之電壓 vGS eq 為 ⎛ 1 1 ⎞⎟ vGSeq = vGS n + vSG p = Vtn − Vtp + ⎜ iD + ⎟ ⎜ Kn K p ⎠ ⎝. (2.46). 由(2.46)式中，定義等效臨界電壓 Vt 與元件參數 K 為 Vt −eq = Vtn − Vtp K eq =. (. Kn ⋅ K p Kn + K p. (2.47). ). 2. (2.48). 將(2.47)、(2.48)式代回(2.46)式中，可化簡得 vGSeq = Vt −eq +. 1 K eq. iD. (2.49). 圖 2.23 CMOS 成對電路[10] 以 CMOS 成對電路所實現之電壓浮接式轉導器示意圖，如圖 2.24 所 示. -28-.
(45) 圖 2.24 CMOS 成對電路架構之電壓浮接式轉導器示意圖[10] 為了實現浮接電壓源電路，可將圖 2.23CMOS成對電路之PMOS改為 二極體連接(Diode Connected)方式，如圖 2.25 所示，以電流鏡方式使得 CMOS成對電路獲得一偏壓電流IB，其電流方程式可表示為. (. I B = K eq VGSeq − Vt −eq. ). 2. (2.50). IB. (2.51). 將(2.50)式改寫為以 VGS 表示，可得 eq. VGSeq = Vt −eq +. 1 K eq. 由(2.51)式，可定義浮接電壓 V X 為 VX =. 1 K eq. IB. (2.52). VGSeq = Vt −eq + V X. (2.53). 則(2.52)式可改寫為. (2.53)式可知，二極體連接之 CMOS 成對電路可等效為浮接電壓源. 圖 2.25 二極體連接之 CMOS 成對電路可等效為浮接電壓源[15]. -29-.
(46) 圖 2.26 電壓浮接式轉導器[10] 由上述浮接電壓源電路的分析，將圖 2.25 浮接電壓源電路代入圖 2.24 中，可得電壓浮接式轉導器電路，如圖 2.26 所示。偏壓電流 I B 為接於M7 與M8 之汲級端，v1與v2為差動輸入訊號，分別接至M1 與M2 之閘極端， 而M1 與M2 之汲極端產生輸出電流。M5、M6、M7 與M8 為電流鏡，可提 供差動對M1、M2、M3 與M4 之偏壓電流，其中M1 與M5，M2 與M6 ，M3 與 M8 以及 M4 與 M7 為 CMOS 成對電路。此外，可分別經由 M1、 M5、M7 與 M4，以及 M2、M6、M8 與 M3 所組成的兩組迴路，可得下列 兩組方程式 v1 − v2 = vGS1 + v SG 5 − (VSG 7 + VGS 4 ) = vGS1,5eq − (Vt −eq + V X 7 , 4 ). (2.54). v2 − v1 = vGS 2 + v SG 6 − (VSG 8 + VGS 3 ) = vGS 2,6eq − (Vt −eq + V X 8,3 ). (2.55). 其中定義輸入差動電壓 vid ≡ v1 − v2 ，因此(2.54)、(2.55)式可改寫為 vid = vGS1,5eq − (Vt −eq + V X 7 , 4 ). (2.56). − vid = vGS 2,6eq − (Vt −eq + V X 8,3 ). (2.57). 由圖 2.26 中知M7 與M4，M8 與M3 有相同之偏壓電流IB並假設有相同 之 K eq ，則由(2.52)式可知 VX 7, 4 = V X 8,3 ，可令浮動電壓 VX = V X 7 , 4 = V X 8,3 。因此 -30-.
(47) 使用(2.49)式代入(2.56)、(2.57)式以消去 Vt −eq 可得 vid = iD1. K eq. − vid = iD 2. − VX. K eq. − VX. (2.58) (2.59). 改寫(2.58)、(2.59)式為汲極電流方程式，可得 iD1 = K eq (V X + vid ). 2. iD 2 = K eq (V X − vid ). 2. (2.60) (2.61). 將(2.60)、(2.61)兩式相減，經整理可得轉導值 Gm =. iD1 − iD 2 = 4 K eqV X v1 − v2. (2.62). 將(2.52)式代入(2.62)式中，轉導值可改寫為 Gm =. iD1 − iD 2 = 4 K eq I B v1 − v2. (2.63). 由(2.63)式知，為了提高轉導值，可藉由提升偏壓電流IB或是增加電晶 體之長寬比來達成。. 圖 2.27 圖型化描述電壓浮接式轉導器之輸入線性範圍[15] 此外，為了分析輸入差動電壓vid之線性操作範圍，由(2.60)、(2.61)兩 式可知分別為轉導器差動輸出之汲極電流方程式，且相位為反相。若以數 學觀點而言，(2.60)、(2.61)兩式為二次曲線方程式，則以輸入差動電壓vid為 X軸，汲極電流為Y軸，將(2.60)、(2.61)兩式以繪圖方式分析vid之線性操作 -31-.
(48) 範圍，如圖 2.27 所示。由於iD1與iD2為反相，因此圖中可知兩個二次曲線之 開口方向為反向，且由圖中藉由iD1與iD2二次曲線之相減可得輸出差動電流 iD1-iD2的線性範圍。故由圖中可知當iD1與iD2兩二次曲線之峯谷值與X軸相 交，即iD1與iD2汲極電流為零時，可得輸入差動電壓vid之線性操作範圍 − IB. K eq. ≤ vid ≤ I B. K eq. (2.64). 由上述(2.64)式的推導，藉由提升偏壓電流 I B ，可增加輸入電壓的線 性範圍，也可增加輸出差動電流對於輸入差動電壓之轉導值。然而在提升 偏壓電流的同時，還需考量到功率消耗增加等問題的發生。 電壓浮接式轉導器具有高速操作的特性，且理想上藉由扣除汲極電流 中之二次非線性項以提高線性度，然而實際考量上此法無法非常精確消除 二次項，此外輸出電流iD1與iD2仍受二階諧波的影響。縱然如此，但仍有許 多相關文獻的提出，除了實現線性轉導放大器之外，還可應用於平方律相 關功能之電路，以及類比超大型積體電路中的四象限乘法(Four-Quadrant Multiplier for Analog VLSI)電路[19]。. 2.3.3 偏壓補償交錯耦合式轉導器 本節所探討的偏壓補償交錯耦合式轉導器之電路特性與前節電壓浮 接式類似，所有電晶體都需操作於飽合區且都具有高速操作的優點。此外 此偏壓補償具高線性度的特性，可滿足大擺幅輸入訊號的需求。此電路採 用兩組簡易之差動對，其中一組差動對之閘極端做為訊號輸入端，而另一 組差動對之閘極端，則經由前一組閘極端扣除一固定補償電壓而作為其訊 號輸入端。將此兩組差動線性輸出電流做運算，可達成具有高度線性範圍 與高度可調整增益之偏壓補償交錯耦合式轉導器[10] [16]。. -32-.
(49) 圖 2.28 偏壓補償交錯耦合式轉導器[16] 如圖 2.28 所示，為偏壓補償交錯耦合式轉導器，其中電晶體 M1 至 M4 為輸入交錯耦合式差動對，而 M5 至 M8 為偏壓補償式差動對，而 i1 為 M1 與 M4 汲極電流的總合，i2 為 M2 與 M3 汲極電流的總合。假設 M1~M4 與 M5~M8 分別有相同之電晶體長寬比且都工作於飽和區。若 M7 與 M8 之閘極端接一控制電壓 Vb ，且 M5 與 M7 以及 M6 與 M8 為共汲極電流， 在考慮不受基體效應(Body Effect)的影響下，則 M5 與 M7 以及 M6 與 M8 具有相同的閘源極電壓 Vb 。由於輸入差動對電晶體 M1 與 M2 之閘極端分 別與 M5 與 M6 之閘極端相接，而另一組差動對電晶體 M3 與 M4 之閘極 端則分別接於 M5 與 M6 之源極端，藉由 M5 與 M6 之 VGS 電壓而產生一電 壓差值，此電壓差值即為與轉導值成線性相關之補償電壓。圖 2.28 中，根 據汲極電流平方律的特性，輸出電流 i1 與 i2 可表示為 i1 = iD1 + iD 4 = K (v1 − Vx − Vtn ) + K (v2 − Vb − Vx − Vtn ) 2. 2. i2 = iD 2 + iD 3 = K (v2 − Vx − Vtn ) + K (v1 − Vb − Vx − Vtn ) 2. -33-. 2. (2.65) (2.66).
(50) 1 2. 其中 K = µ n C ox. W ，Vtn 為 NMOS 的臨界電壓且假設電晶體 M1~M4 之長寬 L. 比與臨界電壓皆相同 將(2.65)、 (2.66)兩式相減，可得輸出差動電流 io io = (i1 − i2 ) = 2 KVb (v1 − v2 ). (2.67). 其中定義輸入差動電壓為 vid ≡ v1 − v2 因此(2.67)式經整裡可得轉導值為 Gm =. io = 2 KVb vid. (2.68). 從(2.68)式可得輸出差動電流對輸入差動電壓呈線性關係，且可經由控 制電壓Vb線性調整轉導值的大小。. 圖 2.29 圖型化描述偏壓補償交錯耦合式轉導器之輸入線性範圍[15] 由圖 2.28 中可知輸出汲極電流 i1 與 i2 之總合為偏壓電流ISS，則可表示 為 i1 + i2 = I SS. (2.69). 則由(2.67) 與(2.69)兩式聯立可得 i1 =. I SS + KVb vid 2 -34-. (2.70).
(51) i2 =. I SS − KVb vid 2. (2.71). 由(2.70)與(2.71)兩式可知，其分別相同於(2.65)與(2.66)兩式。根據上 節圖 2.27 中以圖形分析輸入差動電壓vid之線性操作範圍，則將此觀念代入 本節以利於分析圖 2.28 偏壓補償交錯耦合式轉導器之輸入差動電壓vid 的 線性操作範圍。由於(2.65)與(2.66)兩式分別為差動輸出之汲極電流方程式 i1與i2，且相位為反相。若以數學觀點而言，(2.65)、(2.66)兩式為二次曲線 方程式，且由於(2.65)、(2.66)兩式分別相等於(2.70)、(2.71)兩式，則以輸 入差動電壓vid為X軸，汲極電流為Y軸，則將(2.65)與(2.66)兩式之二次曲線 方程式繪於圖 2.29 中。由於i1與i2為反相，因此圖中可知兩個二次曲線之 開口方向為反向，且由圖中藉由i1與i2二次曲線之相減可得輸出差動電流 id1-id2的線性範圍。故由圖中可知當i1與i2兩二次曲線之峯谷值與X軸相交， 即i1與i2汲極電流為零時，則代入(2.70)與(2.71)兩式，可得輸入差動電壓vid 之線性操作範圍 −. I SS I ≤ vid ≤ SS 2 KVb 2 KVb. (2.72). 根據(2.68)式知增加控制電壓Vb有提高轉導值的優點，然而由(2.72)式 可知，隨著Vb的提升，將會縮小輸入差動電壓的線性範圍，所以在設計此 轉導器上須在轉導值與輸入線性範圍兩者之間做取捨。 由(2.68)式的結論可知轉導值為定值且不受輸入差動電壓vid與共源電 壓Vx的影響，若考慮遷移率降低的非理想因素，將造成轉導值線性度的劣 化。因此將實際遷移率參數代入差動輸出電流中，經整理可得轉導值之線 性度受共源電壓Vx的影響。然而藉由可適應性控制尾端電流(Tail Current) ISS的供給，將使得共源電壓Vx成為定值，而大幅改善此電路的輸入線性範 圍[20]。. -35-.
(52) 2.4 可程式化類比陣列之系統規劃 前節所探討之轉導器電路中，可經由控制訊號改變轉導值，進而達成 轉移函數之程式化。然而轉導值變動範圍受限於電路的架構，因此需要其 他方法大幅提升此系統可程式化的能力。本節將對轉移函數之係數可變動 範圍，以及互聯網路對於系統之規劃能力進行探討。此外，利用可程式化 類比陣列之彈性可調整架構，分析P、I、D控制器合成方式，進一步探究 低階濾波器與高階濾波器的合成方法與理論，以達成最佳化之可程式化類 比陣列。. 2.4.1 可程式化之電路策略 (A) 可程式化電流鏡陣列 圖 2.30 為可程式化轉導器，其中包含虛線框中的電壓浮動交錯耦合式 轉導器與可程式化電流鏡陣列[13]。此轉導器之控制電壓Vb 線性正比於轉 導值，雖可經由Vb來調整轉導值大小，但其可調範圍仍不足適用於高度可 程式化之電路系統。為了解決轉導器之差動輸出電流過小的問題，因此可 於轉導器輸出電流的路徑接上一組電流鏡陣列，經由電流鏡陣列，使得轉 導值具有大範圍的差動輸出電流。. -36-.
(53) 圖 2.30 可程式化轉導器[13]. 圖 2.31 可程式化電流鏡陣列[13] 可程式化電流鏡陣列，如圖 2.31 所示，由電流鏡與類比開關所組成。 為了達成數位可程式化的目標，電流鏡輸出級可分為 5 組，即代表有 5 位 元(bits)，每組以 2 的次方為電流鏡輸出級倍率，圖中分別為 1、2、4、8 與 16 倍的電流鏡，且電流鏡陣列之輸出電流Iout為個別輸出級電流加總。 每組電流鏡以傳輸閘做為開關Si加以控制，其中 i = {1,2,4,8,16}表示為導通電 流鏡之數目，可藉由開啟不同的開關，使得電流鏡陣列的輸出電流獲得不 同的輸出組合，以使轉導值具有高度的可調範圍。 (B) 可程式化電容陣列 本論文之可程式化類比陣列採用Gm-C架構，除了轉導器的可調範圍改 善外，另一個重點即為電容之可調性[13][21]。在濾波器或是控制器等電路 設計上，電容決定了極點的位置，也決定轉移函數之參數值。為了提升電 -37-.
數據
![圖 1.1 FPAA 方塊示意圖[3] 就目前已運用於可程式化類比陣列之電路架構而言，可區分為離散時 間型與連續時間型[8]。前者以切換電容(Switch Capacitor)或切換電流 (Switch Current)電路為主，其具有較佳之可程式規劃能力但較差之頻寬； 後者則以轉導器電路為主，其具有較佳之頻寬但較差之可程式規劃能力。 由上述電路架構可知，可程式規劃能力與頻寬的考量，受限了 FPAA 之電 路效能。經過多年的發展與研究，離散與連續時間型架構皆廣範運用商業 市場上，如 Motorola、An](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/18.892.248.654.116.405/劃能力但較差之頻後者則以轉導器電路為主其具有較佳寬但年的發展.webp)
![圖 2.8 第二代電流傳輸器之元件符號[11] 圖 2.9 第二代電流傳輸器電路圖[11] 考慮理想的電流傳輸器，工作原理分述如下[11]： 1 端點 Y 具有無窮大的輸入阻抗，不會汲取任何輸入電流。但事實上 ，仍有漏電流流入端點 Y。 2 當輸入電壓加於端點 Y 時，此時相同的電壓將複製到端點 X，此種觀念 類似當運算放大器操作於負回授組態，兩個輸入端點存在一虛短路。然 而特別的是電流傳輸器無須操作於負回授組態。 3 當端點](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/29.892.296.586.116.286/阻抗不會汲取任何輸入電流但事實上仍有漏電流流組態兩個而特別.webp)
![圖 2.22 NMOS 架構之電壓浮接式轉導器示意圖 [10] 在圖 2.22 中，可整理出兩組方程式 211vVVvv−GS+x+tn= (2.36) 122vVVvv−GS+x+tn= (2.37) (2.36)與(2.37)兩式相加，可得 ( x tn )GSGSvVVv1+2=2+ (2.38) (2.36)與(2.37)兩式相減，可得 ( 1 2 )21v2vvvGS−GS=−](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/43.892.362.551.114.233/接式在圖中可整理出兩組方程式==式相加可+式相減可=−.webp)
![圖 2.26 電壓浮接式轉導器[10] 由上述浮接電壓源電路的分析，將圖 2.25 浮接電壓源電路代入圖 2.24 中，可得電壓浮接式轉導器電路，如圖 2.26 所示。偏壓電流 為接於M7 與M8 之汲級端，v I B 1 與v 2 為差動輸入訊號，分別接至M1 與M2 之閘極端， 而M1 與M2 之汲極端產生輸出電流。M5、M6、M7 與M8 為電流鏡，可提 供差動對M1、M2、M3 與M4 之偏壓電流，其中M1 與M5，M2 與M6 ，M3 與 M8 以及 M4 與 M7 為 CMOS 成對電路。](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/46.892.229.653.109.397/偏壓電流為接之汲級端為差動輸入訊號分之閘極端之汲極端輸出電路.webp)
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![圖 2.30 可程式化轉導器[13] 圖 2.31 可程式化電流鏡陣列[13] 可程式化電流鏡陣列，如圖 2.31 所示，由電流鏡與類比開關所組成。 為了達成數位可程式化的目標，電流鏡輸出級可分為 5 組，即代表有 5 位 元(bits)，每組以 2 的次方為電流鏡輸出級倍率，圖中分別為 1、2、4、8 與 16 倍的電流鏡，且電流鏡陣列之輸出電流I out 為個別輸出級電流加總。 每組電流鏡以傳輸閘做為開關S i 加以控制，其中 i = { 1 , 2 , 4 , 8 , 16 } 表示為導通電](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/53.892.259.629.114.701/次方為電流鏡輸出級倍率圖中分別為倍的電流鏡且電流鏡陣輸出通電.webp)
![圖 2.35 以被動電阻實現比例控制器 由(2.76)式可知，比例控制器增益值K p 的調整可由轉導值G m 或是被動 電阻R之改變來達成。為了使被動電阻能夠積體化，可將(2.21)式轉導器等 效電阻的結果取代被動電阻，如圖 2.36 所示，經整理可得 p m mio KGGvv==21 (2.77) 圖 2.36 以轉導器實現比例控制器[23] [24] 由(2.77)式可知，轉導值G m1 與G m2 之比值可調整比例控制器的K p 。若 考慮G m -C為架構，如圖 2.37 所](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/56.892.328.557.121.228/以被動電阻動電阻能夠積體化轉導效電阻取代理可比例控制器的K.webp)
![圖 2.37 以G m -C Opamp為架構之比例控制器[ 10 ] 由(2.81)式可知，此轉移函數為一階低通濾波器，其中電容 C 決定了 的極點位置，因此若此極點位於高頻，則操作於低頻之(2.81)式可重寫為 P m mio KGGvv≈=21 (2.82) 由(2.82)式與(2.77)式可知，以G m -C Opamp為架構之一階低通濾波器若 操作於低頻可等效為比例控制器。 (B) 積分控制器 在控制系統中，積分控制器的主](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/57.892.291.626.114.268/中電容決定極點位置因此若此極點位於高頻則操低頻寫為式與於低.webp)
![圖 2.44 以G m -C Opamp為架構之一階濾波器電路圖[10] imoGvi 1 = 1 (2.96) ( o )moGvi 2 = 2 − (2.97) 13vsCio=i (2.98) ( ) 23211isCiivo=o+o+o (2.99) 將(2.96)式、(2.97)式與(2.98)式代入(2.99)式中，經整理可得轉移函數 ( ) ( ) 2 2 2 121CsGCsGCCsVsVmmio++= (2.100) 由(2.100)式與(2.95)式相互比較係數](https://thumb-ap.123doks.com/thumbv2/9libinfo/8498684.185081/61.892.253.628.119.337/==−式與代入中經整理可得轉移函數CsGCsGCCsVsVmmio++=式與係數.webp)
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