第三章 可程式化類比陣列之電路設計與模擬
3.5 運算放大器之設計
本論文所提出之可配置類比方塊採取Gm-C Opamp 架構，此架構具有 抑制非線性寄生電容效應對於電路的影響。在電路設計上，除了寄生電容 外，還需注意雜訊對電路造成的干擾。因此在本節運算放大器設計上，將 採用共模回授電路[28]，以抑制雜訊對於電路的影響。
本節所設計之運算放大器採取雙端輸入，雙端輸出之全差動電流鏡式 運算放大器[27] [28]，如圖 3.21 所示。
圖3.21 運算放大器
運算放大器之電晶體Ms 提供輸入級 PMOS 差動對偏壓電流。輸入級 由M1 至 M4 所組成，M1 與 M2 為 PMOS 差動對，M3 與 M4 為電流鏡做
其負載。輸出級為M5 至 M8，電流源 M7 與 M8 分別做為 M5 與 M6 之主 動負載。其中，利用米勒回授電容 Cc 以提供頻率補償。由於運算放大器 為全差動式電路，需使用共模回授電路以穩定輸出共模準位，因此共模回 授電路為M9 至 M16，與轉導器中之控制電路為相同架構，皆為雙差動式 共模回授電路， 其中 M9 至 M12 之四個 NMOS 電晶體互為匹配，M10 與 M11 之閘極電壓為固定參考電壓 VCM，而M9 與 M12 之閘極電壓分別接於 vO1與 vO2。M15 與 M16 為共模回授電路之電流鏡，且 M15 之汲極端為共 模回授電路輸出電壓端點 vCMFB，因此將共模回授電路輸出電壓 vCMFB接回 運算放大器之輸出級PMOS 電晶體之 M7 與 M8 偏壓閘極端，藉此調整運 算放大器輸出共模電壓(vO1+vO2)/2。
在運算放大器中，差動對的輸入訊號包含了一差動訊號與共模雜訊，
因此放大差動增益，排斥共模增益，乃是設計上所追求的目標。為了有意 義的比較差動對電路之效能，可將差動放大訊號成份相對於共模放大訊號 成分正規化，因此可定義共模排斥比(Common Mode Rejection Ratio，簡稱 CMRR)為
CM DM
A
CMRR= A (3.17)
由(3.17)式可知，其中定義運算放大器差動增益為 ADM，共模增益為 ACM，當共模增益愈小時，可大幅提升運算放大器之電路效能。在全差動 式運算放大器設計上，使用共模回授電路除了可穩定輸出共模準位外，更 可有效降低共模增益，以提升CMRR [28] [29] [30]。CMRR 與 CMFB 之相 關性可經由小訊號電流與訊號流程圖加以分析之。
首先分析未使用CMFB 時運算放大器之開迴路小訊號共模增益 ACM， 由於運算放大器中電晶體M1、M3、M5、M7 以及 M2、M4、M6、M8 互
為對稱，因此以M1、M3、M5 與 M7 之半電路方式推導[35]可得
( )
[ 5(
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]由於 vCMFB接於運算放大器輸出級之主動負載電晶體M7 與 M8 的閘極
為輸入差動電壓，輸出阻抗 Zo與(3.18)式中之相同，且GDM = 邊限(Phase Margin, PM)必須妥善設計。一種常見的補償法是在運算放大器 輸入級與輸出級中跨接一米勒補償電容Cc，藉以重新規劃電路極零點的位
圖3.23 運算放大器差動增益與相位邊限
圖3.24 運算放大器共模回授電路開迴路增益與相位圖
根據上節所推導，提高共模回授電路之增益ACMFB可大幅降低運算放 大器之共模增益ACM，其結果如圖3.25 所示，共模之直流增益可低至 -81dB，因此可大幅抑制共模雜訊的干擾。
圖3.25 運算放大器共模增益
圖 3.26 為共模排斥比之頻率響應曲線，藉由(3.25)式的推導證明，提 高 ACMFB可大幅提升電路之共模排斥比，其直流增益約為 121dB，因此可 做為電路抗雜訊效能的依據。
圖3.26 運算放大器共模互斥比
圖3.27 運算放大器迴轉率
迴轉率可判別運算放大器輸出級電流的負載驅動能力。為了測試迴轉 率，額外在於運算放大器輸出端加掛10pF 的負載電容，當輸入 5V 之方波 時，模擬波型如圖 3.27 所示，迴轉率為 26.64V/µs。綜合本節之電路模擬 結果，最後將運算放大器各項模擬數據列於表3.3 中。
表3.3 運算放大器規格表 差動增益 40.04dB 單位增益頻寬 147.65MHz 相位邊限 60°
共模增益 -81.4dB 共模互斥比 121.44dB 迴轉率 26.64V/µs