台灣半導體產業3D IC技術選擇模式

(1)

國立交通大學

管理學院科技管理學程

碩

碩士

士

士論

論

論文

文

台灣半導體產業

台灣半導體產業 3D IC

3D IC

3D IC 技術選擇

3D IC

技術選擇

技術選擇模式

模式

A 3D IC Technology Selection Model for Taiwan

Semiconductor Industr

Semiconductor Industryyyy

研

究

生：

生

：

：吳尚祁

吳尚祁

指導教授

指導教授：

：

：洪志洋

洪志洋

博士

中華民國一百零一年六月

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台灣半導體產業

台灣半導體產業 3D IC 技術選擇模式

技術選擇模式

A 3D IC Technology Selection Model for Taiwan

Semiconductor Industry

研

研究

究

究生

究

生

生：

：

：吳尚祁

吳尚祁

吳尚祁 Student：

：

： Shang-Chi Wu

：

指導教授

指導教授：

：

：洪志洋

：

洪志洋

洪志洋 Advisor：

：

： Dr. Chih-Young Hung

國

國立

立

立交

交

交通

交

通

通大

大

大學

大

學

管理學院科技管理學程

碩

碩士

士

士論

士

論

論文

文

A Th esis

Sub mitted to Gradu ate Ins ti tute of Man agement of T echn ol ogy

Coll eg e of Manag emen t

Na tional Chi ao Tun g Uni versi ty

in parti al Fulfill me nt of th e Requi rements

for the Deg ree of

Mas ter of Busin es s Ad mini stra tion

in

Mana gement of T echnology

June 201 2

Hsinchu, Taiwan, Republi c of China

中華民國

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台

灣

半

導

體

產

業

台

灣

半

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台

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體

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半

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體

產

業

3 D I C

技

術

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模

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學生：

：

：吳尚

：

吳尚

吳尚祁

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指導教

指導教授

指導教

授

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授

：

：洪志洋

洪志洋

洪志洋博士

博士

國立交通大學管理學院

國立交通大學管理學院科技管理

科技管理

科技管理學程

科技管理

學程

中文摘要

選擇適當的技術有助於企業作出更具競爭力的產品和服務，或是開發更有效的流程，為企業創造全新的解決方案，以利企業在競爭激烈的商業環境中取得競爭優勢。但先進技術多樣且日益複雜，使得企業在技術選擇的決策上更加的困難。3D IC 是半導體產業中下一個世代的關鍵技術，如何在各種不同的 3D IC 技術中選擇出一個具有發展潛力且能夠創造商業價值之核心技術，實為目前有意投入 3D IC 產業之各個廠商必需思考且急需面對的問題。本文提出適用於 3D IC 技術選擇決策之 5 項構面與 18 項準則，以協助企業在技術選擇決策時有所依據。在技術選擇決策方法上則使用了基於決策實驗室法之網路程序分析(DEMATEL Based ANP, DANP)以求得各項構面準則之因果關聯性及重要性排序，再搭配折衷排序法(VlseKriterijumska Optimizacija I Kompromisno Resenje,

VIKOR)以求得個別適選技術之整體績效，來協助判斷是否投入該項技術開發，以及

若投入該技術開發時應注意的關鍵重點。本研究數據顯示目前最佳的 3D IC 技術為

Si Interposer，Via-Middle 次之，再其次為 Via-Last，最後為 Via-First。企業欲投入 3D IC 之技術開發應首重產業鏈之完整度以提高技術開發成功率。

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A 3 D I C T echnolo g y Sel ection Mod el f or T aiwan S emicon ductor Indus try

Student ： Sh an g-Chi Wu A d v i s o r ： D r . C h i h - Y o u n g H u n g

Institute of Management of Technology

National Chiao Tung University

Abstract

Selecting an appropriate technology helps companies to make more competitive products and services, and gains competitive advantage in a competitive business environment. It’s more difficult to do technology selection due to advanced technologies are diverse and increasingly complex. 3D IC is the key technology of the semiconductor industry in the next generation, how to select a 3D IC technology, which creates high business value, is the key problem that manufacturers are facing now.

In this paper, 5 dimensions with 18 criteria for 3D IC technology selection are developed. In order to know the causal association and the importance of each dimension and criterion, Decision Making Trial and Evaluation Laboratory based Analytic Network Process (DEMATEL Based ANP, DANP) is used for this study, VlseKriterijumska Optimizacija I Kompromisno Resenje (VIKOR) is also used to evaluate overall performance of each candidate. These data suggest that the best 3D IC technology is the Si Interposer. The companies want to develop 3D IC technology should consider the completeness of industrial chain in order to improve the success rate of technology development.

Keywords：3D IC, technology selection, DANP, VIKOR

(5)

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誌謝

本論文得以順利完成，首先必須感謝指導教授洪志洋老師在研究期間的悉心指導，無論是研究的題目、研究目的與方法、以及結果的討論等，洪老師總是細心說明並提供建議與改進方向。其次，承蒙論文計畫審核口試委員袁建中老師及黃仕斌老師針對論文的研究方向與方法的建議，最後口試委員徐作聖老師與王淑芬老師在論文完整性及結論上的討論及建議，本論文也因此得以完整呈現，在此更是由衷感謝。回顧於科管所就讀期間，同學們的相互鼓勵與支援是最令人難忘的。感謝洪門同學蔡至哲、蔡政育、徐碧君及衞俊宏的幫助，尤其是至哲、政育及碧君在論文寫作最後階段的相互督促、鼓勵與協助，才能如期完成這篇論文。另外，也感謝博士班莊豐光、李文毅、李延春等三位學長在論文寫作期間的協助，尤其是李文毅學長在研究方法上的支援與指導，更是完成本論文最關鍵之處。離開學校十幾年後再度回到學校當學生，除了自己的意志與決心外，家人的支持更是最大的動力來源。感謝內人劉明華女士的體諒與支持，在我無法兼顧家庭與學業時獨自照顧兩個小兒，這份愛此生銘記於心。在此願將兩年多來的努力成果獻給我摯愛的父母親、內人明華女士、小兒智皓、智元與家人們。吳尚祁謹誌於新竹國立交通大學中華民國一 ○ 一年六月

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中文摘要中文摘要中文摘要 中文摘要 ... I A B S T R A C T . . . I I 誌謝誌謝誌謝 誌謝 ... I II 圖目錄圖目錄圖目錄 圖目錄 ... VI 表目錄表目錄表目錄 表目錄 ... VI I 一一一一、、、、緒論緒論緒論緒論 ... 1 1 . 1 研究背景與動機研究背景與動機研究背景與動機研究背景與動機 ... 1 1 . 2 研究問題與目的研究問題與目的研究問題與目的研究問題與目的 ... 4 1 . 3 研究架構與流程研究架構與流程研究架構與流程研究架構與流程 ... 4 二二二二、、、、文獻探討文獻探討文獻探討文獻探討 ... 5 2 . 1 技術技術技術技術選擇選擇選擇選擇 ... 5 2 . 1 . 1 技術選擇的定義技術選擇的定義技術選擇的定義技術選擇的定義 ... 5 2 . 1 . 2 技術選擇的考量因素技術選擇的考量因素技術選擇的考量因素技術選擇的考量因素 ... 6 2 . 1 . 2 技術選擇的方法技術選擇的方法技術選擇的方法技術選擇的方法 ... 12

2 . 2 基於決策實驗室法之網路程序分析基於決策實驗室法之網路程序分析基於決策實驗室法之網路程序分析 (DEM AT E L B A SE D ANP , D ANP) ... 12基於決策實驗室法之網路程序分析 2 . 2 . 1 決策實驗室法決策實驗室法決策實驗室法決策實驗室法 (DEM AT E L) ... 12 2 . 2 . 2 網路程序分析法網路程序分析法網路程序分析法網路程序分析法 (ANP) ... 13 3 . 1 半導體市場的演進與趨勢半導體市場的演進與趨勢半導體市場的演進與趨勢半導體市場的演進與趨勢 ... 14 3 . 2 I C 構裝技術之演進構裝技術之演進構裝技術之演進構裝技術之演進 ... 16 3 . 2 . 1 雙排式直插構裝雙排式直插構裝雙排式直插構裝雙排式直插構裝 ... 17 3 . 2 . 2 四邊引出扁平構裝四邊引出扁平構裝四邊引出扁平構裝四邊引出扁平構裝 ... 17 3 . 2 . 3 針狀柵列構裝針狀柵列構裝針狀柵列構裝針狀柵列構裝 ... 18 3 . 2 . 4 球狀柵列構裝球狀柵列構裝球狀柵列構裝球狀柵列構裝 ... 18 3 . 2 . 5 晶片尺寸構裝晶片尺寸構裝晶片尺寸構裝晶片尺寸構裝 ... 19 3 . 2 . 6 多晶片模組構裝多晶片模組構裝多晶片模組構裝多晶片模組構裝 ... 19 3 . 2 . 7 系統級構裝系統級構裝系統級構裝系統級構裝 ... 19 3 . 3 3 D I C 與傳統與傳統與傳統與傳統 IC 之差異之差異之差異之差異 ... 20 3 . 4 3 D I C 之製程技術之製程技術之製程技術之製程技術 ... 23 3 . 5 3 D I C 的應用與市場概觀的應用與市場概觀的應用與市場概觀的應用與市場概觀 ... 26 4 . 1 D E M A T E L 建立因果影響關係建立因果影響關係建立因果影響關係建立因果影響關係 ... 28 4 . 2 D A N P 評估準則的重要性評估準則的重要性評估準則的重要性評估準則的重要性 ... 32

4 . 3 折衷排序法折衷排序法折衷排序法 (VLS E KRI T E R IJUM SKA OP T IM I ZA C IJ A I KOM PROM IS NO R E S E NJE , 折衷排序法

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4 . 4 資料收集資料收集資料收集 ... 37資料收集五五五五、、、、資料分析與討論資料分析與討論資料分析與討論資料分析與討論 ... 39 5 . 1 資料背景資料背景資料背景資料背景 ... 39 5 . 2 3 D I C 技術選擇系統結構模型及構面準則間影響關聯技術選擇系統結構模型及構面準則間影響關聯技術選擇系統結構模型及構面準則間影響關聯技術選擇系統結構模型及構面準則間影響關聯分析分析分析分析 ... 39 5 . 2 . 1 數據分析數據分析數據分析數據分析 ... 39 5 . 2 . 2 構面層級系統結構模型分析構面層級系統結構模型分析構面層級系統結構模型分析構面層級系統結構模型分析 ... 41 5 . 2 . 3 準則層級系統結構模型分析準則層級系統結構模型分析準則層級系統結構模型分析準則層級系統結構模型分析 ... 42 5 . 3 結合結合結合結合 DEM AT E L 與與與 ANP 找出權重與找出權重找出權重找出權重 ... 47 5 . 4 運用運用運用 VIKOR 評估適選方案績效運用評估適選方案績效評估適選方案績效評估適選方案績效 ... 49 六六六六、、、、結論與建議結論與建議結論與建議結論與建議 ... 56 6 . 1 結論結論結論結論 ... 56 6 . 2 研究限制與建議研究限制與建議研究限制與建議研究限制與建議 ... 56 參考文獻參考文獻參考文獻參考文獻：：：： ... 58 附錄附錄附錄 附錄 ... 63

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圖目錄

圖 1-1 :台灣半導體產業整體產值 (資料來源 :工研院 IEK，本研究重製 ) ... 1 圖 1-2 :摩爾定律 (資料來源 : IN T E L) . . . 2 圖 1-3 :研究流程 (資料來源 :本研究整理 ) ... 4 圖 3-1 : ME T A L 1 WI R E DE L A Y V S GA T E DE L A Y ( 資料來源： I T R S2 0 0 5 ) . . . 1 5 圖 3-2 : D I P 構裝結構 ( 資料來源： W I K I P E D I A ) . . . 1 7 圖 3-3 : Q F P 構裝結構 ( 資料來源： W I K I P E D I A ) . . . 1 7 圖 3-4 : P G A 構裝結構 ( 資料來源： W I K I P E D I A ) . . . 1 8 圖 3-5 : B G A 構裝結構 ( 資料來源： W I K I P E D I A ) . . . 1 8 圖 3-6 : M C M 構裝結構 ( 資料來源： W I K I P E D I A ) . . . 1 9 圖 3-7 : 封裝堆疊 ( 資料來源： CH I PP A C ) . . . 2 1 圖 3-8 : 晶片堆疊 ( 資料來源： CH I PP A C ) . . . 2 1 圖 3-9 : 3 D I C( 資料來源： YO L E) . . . 2 2 圖 3-10 : T S V 製程技術 ( 資料來源： YO L E) . . . 2 3 圖 3-11 : SI IN T E R P O S E R W I T H T S V S T R U C T U R E ( 資料來源： YO L E) . . . 2 5 圖 3-12 : 3 D I C I N T E R P O S E R 出貨晶圓數預估 (資料來源： YO L E) . . . 2 6 圖 4-1 : 研究架構及流程 ( 資料來源：本研究整理 ) . . . 2 8 圖 4-2 : 評估者學歷分佈 (資料來源：本研究整理 ) ... 37 圖 4-3 : 評估者專長領域分佈 ( 資料來源：本研究整理 ) . . . 3 8 圖 4-4 : 評估者工作年資分佈 ( 資料來源：本研究整理 ) . . . 3 8 圖 5-1 : 構面影響關聯圖 (資料來源：本研究整理 ) ... 42 圖 5-2 :技術效益構面內各準則影響關聯圖 (資料來源：本研究整理 ) ... 43 圖 5-3 :商業效益構面內各準則影響關聯圖 (資料來源：本研究整理 ) ... 43 圖 5-4 : 產品特微需求構面內各準則影響關聯圖 (資料來源：本研究整理 )... 44 圖 5-5 :產業鏈完整度構面內各準則影響關聯圖 (資料來源：本研究整理 ) ... 45 圖 5-6 :風險性構面內各準則影響關聯圖 (資料來源：本研究整理 ) ... 45

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表目錄

表 2-1 :技術選擇定義 ... 6 表 2-2 :技術選擇的考量因素 ... 8 表 2-3： 3 DI C 技術選擇的考量構面與準則 . . . 1 1 表 5-1 :各構面指標的總影響與相對影響效果 ... 39 表 5-2 :各準則指標的總影響與相對影響效果 ... 40 表 5-3 :各構面準則重要性程度 (權重值 )及排序 ... 47 表 5-4 :各準則整體重要性程度 (權重值 )及排序 ... 48 表 5-5 : 3 D I C 產業整體績效 G AP 指標 . . . 5 0 表 5-6 : VI A- FI R S T技術整體績效 G AP 指標 ... 51 表 5-7 : VI A- MI D D L E技術整體績效 G AP 指標 ... 52 表 5-8 : VI A- LA S T技術整體績效 G AP 指標 ... 53 表 5-9 : SI IN T E R P O S E R技術整體績效 G AP 指標 ... 54 表 5-10 :3D I C 技術整體績效 . . . 5 5

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1 11 1

一

、

緒論

1.1 研究背景與動機

隨著人類文明的進步，電子產品已融入現代人生活中，成為每天生活所需的必需品，而半導體則是電子產品中不可或缺的關鍵組件之一。因此，全球各主要工業國家無不以半導體產業為優先發展目標，台灣亦不例外。台灣半導體產業發展自引進積體電路(IC)封裝迄今已有超過四十年歷史，在政府的推動及協助之下，建立了獨步全球的科學園區模式，形成半導體產業聚落，從上游晶圓材料到 IC 設計業、IC 製造業、IC 封裝業、IC 測試業等，產業結構可謂相當完整[1][2]，產值亦屢創新高。依據工研院產業經濟與趨勢研究中心統計資料，台灣整體半導體產業的產值在 2004 年為一兆零九百九十億元，成為台灣各個產業中首先突破兆元關卡的標竿產業，並且在 2010 年產值達到一兆七千一百六十億元[3]，半導體產業對於台灣經濟發展的重要性不言而喻。圖 1-1:台灣半導體產業整體產值(資料來源:工研院 IEK，本研究重製) 半導體產業兼具資本密集與技術領導的特性，尤其在 IC 製造業上這樣的特性更加明顯。全球半導體產業龍頭廠商英特爾（Intel）創始人之一戈登·摩爾（Gordon Moore）於 1965 年提出積體電路上可容納的電晶體數目，約每隔 24 個月（1975 年

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2 22 2

更改為 18 個月）便會增加一倍，效能也將提升一倍[4]。此也意味著：相同的晶圓面積成本可以製造出多一倍的晶片；或者反過來說：相同的晶片可用過往的一半成本來製造，這就是半導體產業間所為人熟知的摩爾定律（Moore's law）。圖 1-2:摩爾定律(資料來源: Intel) 長久以來，IC 製造業者透過縮小積體電路中電晶體的尺寸—即半導體元件製造過程中曝光的線寬—來增加 IC 晶片的密度與積集度，半導體製程每一個世代就是用製程的最小線寬來表示：例如較早期的 0.25 微米製程，持續往下微縮到 0.18 微米、 0.13 微米、90 奈米、65 奈米、45 奈米等，一直到目前已經進入量產的最先進的 28 奈米製程，半導體產業因此而遵循著摩爾定律不斷地發展。但是根據物理特性，當曝光線寬不斷持續地縮小，終有一日會達到其物理極限，摩爾定律也會有結束的一天。依據研究機構 iSuppli 的判斷，至 2014 年時，一旦半導體先進製程到達 18 奈米時，摩爾定律就將告一段落[5]。台積電董事長張忠謀於 2011 年 4 月 25 出席「全球科技高峰論壇」時亦表示，全球半導體產業奉為圭臬的摩爾定律，大約再過 6 到 8 年，就會發展到極限[6]。張忠謀說，摩爾定律平均每兩年都會進入新的世代，但他認為，大約再過 6 到 8 年，摩爾定律就會走到極限，未來勢必要往新的應用發展，例如低耗電、影像等產品。而未來 IC 微縮的發展空間已不大，倒是電路板方面還有朝更微小化發展的空間。

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3 33 3

除了 IC 製程的微縮即將面臨物理極限之外，在製程微縮的同時，必需不斷投資能夠支援先進製造技術的設備，這些設備的巨大投資無疑墊高了 IC 製造的成本。另外，在 IC 製造上游的光罩部分，其成本也是指數性的上升；而在 IC 製造下游的封裝、測試部分，因為電晶體的積集度更高了，相對的電路也更加複雜，其所對應的封裝與測試也愈來愈繁瑣、困難，其成本亦不斷往上增加。若以整體的半導體產品來看，在半導體製程進入奈米世代後，要達到如摩爾定律所言每一個世代成本減半則更顯困難。在這樣的疑慮下，3D IC 的封裝技術提供了另一個思考的面向與解決方式。有別於傳統平面式封裝架構，3D IC 的封裝是將 IC 晶片以立體堆疊的方式作封裝，這樣的設計及封裝技術，可以有效提高單位面積內的電晶體密度，如此將可不用作大規模的新設備投資，就達到在相同面積下電晶體數目倍增的需求。而且， 3D IC 的封裝可以縮短元件在不同晶片間的訊號傳輸距離，進而減緩訊號傳輸的延遲，同時傳輸時的雜訊及耗能也都可以降低。3D IC 這項技術在近幾年逐漸受到重視，並且被視為是延續摩爾定律的關鍵技術，甚至可以利用此技術達成超越摩爾定律(More than Moore)的目標[7]。

由於台灣的半導體產業上下游產業鏈相當完整，且在 IC 製造及封裝測試的市佔率均為全球最大，面對 3D IC 興起的趨勢，台灣的廠商自然也積極投入新技術的研癹，以期能延續現有的競爭優勢，在下一個新技術的世代中繼續保有領先的地位。然而在面對新技術的興起，投入新技術的研發成本往往所費不貲，若是在新技術選擇的決策上失誤，小則損失研發成本，大則可能失去市場先機，被競爭者大幅超前而失去競爭優勢。因此，技術選擇與決策也成為科技管理領域中一個重要的課題。一般而言，技術型企業依靠現有的技術資源來持續提升技術或是開發新技術以保持競爭力和持續增長[8]。然而，科技的發展飛快且多樣，在資源有限的情況下，一個企業不可能全面性的發展各方面的技術，企業需要專業的技術規劃和策略去維護其競爭優勢，把握新的機遇[9]。因此，技術的選擇是這類型企業最具挑戰性之一的決策領域。所謂技術選擇與決策即當企業面臨新技術的興起時，透過評估在眾多領域中選擇適合企業本身發展的技術項目，投入資源發展或取得技術的過程。基本上，技術選擇是屬於一種多準則的決策[10]，一般的程序過程為建立一組評估準則來衡量備選技術的重要性、可產生效益及風險，並考量企業本身能力之後，再選擇一個最適合企業的技術領域來投入。

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4 44 4

1.2 研究問題與目的

基於上述的背景與動機，本研究希望探討下列問題： 1.台灣廠商應發展 3D IC 技術的類型為何? 2.台灣廠商發展 3D IC 技術策略規劃模式為何? 因此，本研究期望能歸納整理有助於灣廠商準備投資 3D IC 之技術開發策略模式，目的為「發展適合台灣廠商作為選擇 3D IC 技術開發的決策模型」。期望利用 DANP 建立一套決策模式，以協助台灣廠商在投入 3D IC 技術研發策略中做選擇，進而幫助台灣半導體產業發展次世代領先技術與提升國際競爭力。

1.3 研究架構與流程

為了達到研究目的，本研究依照圖 1-3 的架構與流程進行。圖 1-3:研究流程(資料來源:本研究整理)

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5 55 5

二

二、

、

、文獻探討

文獻探討

2.1 技術選擇

選擇適當的技術有助於企業作出更具競爭力的產品和服務，或是開發更有效的流程，為企業創造全新的解決方案，以利企業在競爭激烈的商業環境中取得競爭優勢。然而隨著技術的數量不斷地增加，技術也變得越來越複雜，在一些不同的替代技術之間選擇出正確的技術方案對決策者來說始終是一個艱鉅的任務。選擇了正確的技術可以為企業帶來豐碩的利潤，但若是企業投入錯誤的技術，則可能導致喪失競爭優勢的嚴重後果。因此，技術的選擇可謂是科技管理領域中最具挑戰性的決策議題之一[11][12][13]。本節將探討技術選擇的定義，技術選擇時所考量的因素以及一般進行技術選擇的方法。

2.1.1 技術選擇的定義

許多學者對於技術選擇作出不同的闡述與說明。Stacey 與 Ashton(1990)認為技術選擇是在選擇技術投資方案之前的程序，所選擇的技術應考量商業和技術上的風險，以符合組織的目標[14]。Lamb 及 Gregory(1997)認為技術選擇包含蒐集有關替代方案的各種資訊，並且在各個方案之間彼此比較或是以一組準則來評估各個方案後作出選擇[10]。Dussauge、Hart 與 Ramanantosa(1997)則認為技術選擇是在確認並選擇一項組織尋求掌握的新技術的一個程序[15]。F.T.S. Chan， M.H. Chan 與 N.K.H. Tang(2000)則說明技術選擇是一個攸關企業獲利及成長的決策[16]。 Torkkeil 與 Tuominen(2002)則詳細地定義技術選擇是科技管理的核心程序，企業必須在複雜的情況之下，利用多個準則在多個技術方案中做出抉擇[12]。Saen(2006) 定義技術選擇的目的在於取得新的元件與系統，可以協助企業開發更具競爭力的產品和服務，獲得更有效能的企業流程，或創造出全新的解決方案 [17] 。 Shehabuddeen、Probert 與 Phaal(2006)則定義技術選擇是組織在衡量技術、組織和商業環境後，選擇出一個最適合組織的技術[18]。袁建中等(2007)則認為技術選擇是企業執行科技策略的重要程序，透過各種技術資料的掃瞄與監控，以一組指標來衡量評估，選出能夠執行重要企業策略的適當技術項目[9]。

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6 66 6

茲將各學者對技術選擇的定義整理如表 2-1。表 2-1:技術選擇定義綜合以上學者的說法，本研究將技術選擇定義為：企業組織為達成企業策略目標，利用一組指標來衡量評估各項替代技術方案後，確認並選擇一個最適合該企業組織的技術項目以進行投資。

2.1.2 技術選擇的考量因素

進行技術選擇不能單純依據決策者的直覺，必需考量各種相關的因素之後再作決策。然而技術選擇時應該要考量哪些因素才是恰當，各學者的看法或有不同。Arbel 與 Shapira(1986) 發展的技術選擇模式側重於收益與成本兩大方面的考量[19]。 Stacey 與 Ashton(1990)則提出技術選擇應多加考慮商業和技術上的風險，以符合組織的目標[14]。余序江(1998)針對如何進行技術衡量評估提出一組包含六大構面的指標系統[20]： 1. 策略重要性（Strategic Importance）：該技術對於企業維持競爭優勢之重要性。例如以市場佔有率、產品差異化、成本與滲透市場速度等作為評估標準。

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7 77 7

2. 商品化價值（Commercial Value）：技術發展成功所帶來之經濟價值。例如 NPV、ROI、額外營收之利潤與其他財務指標等。 3. 商品化時程（Commercial Timing）：市場願意接受該技術之時間點。 4. 風險（Risks）：技術發展風險或商品化風險。技術風險指發展此技術會失敗的可能性，商品化風險指技術發展成功但商品銷售失敗的可能性。 5. 技術定位（Current Position）：相對於競爭者，公司在此技術上能力與優勢。可以用已有技術能力或專利數量來評估。 6. 技術可獲得性（Technology Availability）：由外部取得該商品化技術可能性。如願意提供授權或技轉的單位。

F.T.S. Chan， M.H. Chan 與 N.K.H. Tang(2000)使用技術的彈性、技術的品質及技術的經濟效應等三個構面來作為技術選擇的衡量標準[16]。Laura M. Meade 與 Adrien Presley(2002)認為評選 R&D 專案時應考慮到三項主要因素：(1)評選指標需與組織策略連結。(2)需考慮到品質、收益及風險。(3)需考慮到組織內外各個利害關係人的期望及需求[21]。Huang, Chu 及 Chiang(2006)提出一個科技專案評選決策的架構，其中由四個構面組成[22]： 1. 技術價值構面：判斷競選科技專案的技術是否具有持續發展的價值。其內容包含技術的前瞻性、技術的創新性、技術的關鍵性、技術的專利性、技術的一般性、技術的連結性及技術的擴展性等七項準則來衡量。 2. 潛在利益構面：判斷競選科技專案的執行對國家潛在的經濟性利益及社會性利益為何。衡量指標為研發能量的提升、市場的潛在規模、技術外溢效果、是否符合科技政策、人類生活利益等準則。 3. 專案執行構面：判斷競選科技專案是否能夠順利執行。衡量指標有技術開發內容詳細程度、研究團隊的能力、研發時程是否合理、研發經費是否合理、內部相關技術支援、內部相關設備支援、外部相關技術資源可獲取性等準則。 4. 專案風險構面：判斷競選科技專案技術開發所面臨的風險。評估的指標為相關技術開發成功的經驗、科技可行證據、技術規範風險、研發費用投入風險、研發時間投入風險、專案發展時效性、技術市場化的成功機會及專案執行成功機會等準則。

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沈永祺、張菽萱、林亭汝、虞孝成(2010)針對有機發光二極體(OLED)顯示技術選擇建構了一組四個構面的評選架構[23]： 1. 技術效益構面：評估該技術是否具有投入發展的價值。其內容包含技術的前瞻性、技術的創新性、技術的關鍵性、技術的專利性、技術的一般性、技術的連結性及技術的擴展性等七項準則。 2. 商業效益構面：評估若該技術發展成功可帶來多少財務或市場上的貢獻。內容包含對市場佔有率的效益、新市場潛力、市場潛在規模及商業時機等四項準則。 3. 風險構面：評估投入發展此項技術可能遭遇的風險。衡量指標商品化風險、技術風險及財務風險等三項準則。 4. 技術人員支援：評估該項技術開發是否有足夠的技術人員可投入。茲將各學者對技術選擇的考量因素整理如表 2-2。表 2-2:技術選擇的考量因素綜合以上文獻資料，搭配針對 3D IC 相關領域專家的訪談結果，本研究將 3D IC 技術選擇的準則歸納為五個主要構面及十八項準則。茲說明如下: 1. 技術效益構面：評估該技術是否具有投入發展的價值。其內容包含技術專利性、技術應用性、技術延續性及技術擴展性等四項準則。 (1)技術專利性：該項技術是否可以產生專利權。若該項技術產生專利權的可能性大，可以建立競爭位障，競爭者無法輕易模仿，則技術專利性佳；若該項技術產生專利權的可能性小，無法建立競爭位障，競爭者可以輕易模仿，則技術專利性差。

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(2)技術應用性：應用該項技術可開發的產品多寡。若應用該項技術可開發的產品多，應用層面廣，則技術應用性佳；若應用該項技術可開發的產品少，應用層面侷限，則技術應用性差。 (3) 技術延續性：該項技術是否可應用現有技術轉移進行開發。若可使用既有技術來開發該技術，開發早期需投入成本相對較小，則技術延續性佳；若無法使用既有技術來開發該技術，開發早期需投入大量成本，則技術延續性差。 (4)技術擴展性：未來相關技術的開發是否必需運用到此項技術。若該項技術可以持續進展，技術成長發展空間大，則技術擴展性佳；若該項技術為一次性應用，技術成長發展空間小，則技術擴展性差。 2. 商業效益構面：評估若該技術發展成功可帶來多少財務或市場上的貢獻。內容包含投資回收力及市佔提升力等兩項準則。 (1)投資回收力：該項技術是否能夠創造足夠的銷售利潤以回收投資。若該項技術可以創造足夠的銷售利潤以回收投資，則投資回收力佳；若該項技術所創造之銷售利潤不足以回收投資，則投資回收力差。 (2)市佔提升力：使用該項技術是否能夠提升市佔率。若使用該項技術能夠大幅提升市場佔有率，市場成長發展空間大，則市佔提升力佳；若使用該項技術僅能提升少許或維持現有市場佔有率，市場成長發展空間小，則市佔提升力差。 3. 產品特徵需求：評估投入發展此項技術對於產品特定的需求可能達成的效果。衡量指標為成本降低力、產品效能提升度、副作用程度及異質晶片整合度等四項準則。 (1)成本降低力：使用該項技術能否降低產品生產成本。若使用該項技術可明顯降低產品生產成本，則成本降低力佳；若使用該項技術無法明顯降低產品生產成本，則成本降低力差。 (2)產品效能提升度：使用該項技術能否提升產品效能。若使用該項技術能夠大幅提升產品效能，則產品效能提升度佳；若使用該項技術僅能提升少許或維持產品原有效能，則產品效能提升度差。

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(3)副作用程度：使用該項技術是否對產品產生不良副作用。若使用該項技術不會對產品產生不良副作用，則副作用程度低；若使用該項技術會對產品產生不良副作用，則副作用程度高。 (4)異質晶片整合度：該項技術是否可將不同功能晶片整合至同一個 3D IC 之中。若該項技術可輕易將不同功能晶片整合至同一個 3D IC 之中，則異質晶片整合度佳；若該項技術不易將不同功能晶片整合至同一個 3D IC 之中，則異質晶片整合度差。 4. 產業鏈完整度：評估該項技術開發在產業結構中，上下游廠商是否均有足夠的技術資源可投入。衡量指標為相關技術資源可獲得性、技術標準規格完整度、上下游技術成熟度及技術開發競爭度等四項準則。 (1)相關技術資源可獲得性：發展該項技術所需的相關技術資源獲得的容易程度。若可以輕易取得相關技術資源(如專利、舊設備可沿用或以低成本購置新設備等)，則相關技術資源可獲得性佳；若不容易取得相關技術資源(如專利、舊設備無法沿用或購置新設備成本高等)，則相關技術資源可獲得性差。 (2)技術標準規格完整度：該項技術是否已有技術標準規格。若該項技術之標準規格已訂定完整，則技術標準規格完整度佳；若該項技術之標準規格未訂定，則技術標準規格完整度差。 (3)上下游技術成熟度：應用該項技術所需之上下游廠商技術是否已成熟。若產業上下游積極開發相對應配合技術，且多數技術已完備，則上下游技術成熟度佳；若產業上下游相對應配合技術多數仍未完成，且上下游廠商開發意願低，則上下游技術成熟度差。 (4)技術開發競爭度：競爭同業是否正開發相同技術，其開發進度之比較。若僅少數或無競爭同業開發相同技術，則技術開發競爭度低；若多數競爭同業正開發相同技術，則技術開發競爭度高。 5. 風險構面：評估投入發展此項技術可能遭遇的風險。衡量指標為技術風險、產品化風險、協力風險及資金風險等四項準則。

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(1)技術風險：開發該項技術無法及時成功的可能性。若開發該項技術困難度低，可以及時開發完成，則技術風險低；若開發該項技術困難度高，需克服很多困難才能及時完成，則技術風險高。 (2)產品化風險：使用該項技術生產產品無法成功的可能性。若使用該項技術生產產品困難度低，可以順利應用該技術生產產品，則產品化風險低；若使用該項技術生產產品困難度高，需克服很多困難才能用該技術生產產品，則產品化風險高。 (3) 協力風險：上下游協力廠商無法完成相對應配合技術的可能性。若產業上下游積極開發相對應配合技術，且投入大量開發資源，則協力風險低；若產業上下游開發相對應配合技術態度消極，多數持觀望態度，則協力風險高。 (4) 資金風險：投入資金不足以支應至技術開發完成的可能性。若所需研發費用投入小，技術能力取得費用低，則資金風險低；若所需研發費用投入大，技術能力取得費用高，則資金風險高。匯整本研究所提出針對 3D IC 技術選擇的考量構面與準則整理如表 2-3。表 2-3：3D IC 技術選擇的考量構面與準則構面構面構面構面準則準則準則準則說明說明說明說明技術專利性技術專利性技術專利性技術專利性該項技術是否可以產生專利權該項技術是否可以產生專利權該項技術是否可以產生專利權該項技術是否可以產生專利權技術延續性技術延續性技術延續性技術延續性該項技術是否可應用現有技術轉移進行開發該項技術是否可應用現有技術轉移進行開發該項技術是否可應用現有技術轉移進行開發該項技術是否可應用現有技術轉移進行開發技術應用性技術應用性技術應用性技術應用性應用該項技術可開發的產品多寡應用該項技術可開發的產品多寡應用該項技術可開發的產品多寡應用該項技術可開發的產品多寡技術擴展性技術擴展性技術擴展性技術擴展性未來相關技術的開發是否必需運用到此項技術未來相關技術的開發是否必需運用到此項技術未來相關技術的開發是否必需運用到此項技術未來相關技術的開發是否必需運用到此項技術投資回收力投資回收力投資回收力投資回收力該項技術是否能夠創造足夠的銷售利潤以回收投資該項技術是否能夠創造足夠的銷售利潤以回收投資該項技術是否能夠創造足夠的銷售利潤以回收投資該項技術是否能夠創造足夠的銷售利潤以回收投資市佔提升力市佔提升力市佔提升力市佔提升力使用該項技術是否能夠提升市佔率使用該項技術是否能夠提升市佔率使用該項技術是否能夠提升市佔率使用該項技術是否能夠提升市佔率成本降低力成本降低力成本降低力成本降低力使用該項技術能否降低產品生產成本使用該項技術能否降低產品生產成本使用該項技術能否降低產品生產成本使用該項技術能否降低產品生產成本產品效能提升度產品效能提升度產品效能提升度產品效能提升度使用該項技術能否提升產品效能使用該項技術能否提升產品效能使用該項技術能否提升產品效能使用該項技術能否提升產品效能副作用程度副作用程度副作用程度副作用程度使用該項技術是否產生不良副作用使用該項技術是否產生不良副作用使用該項技術是否產生不良副作用使用該項技術是否產生不良副作用異質晶片整合度異質晶片整合度異質晶片整合度異質晶片整合度該項技技是否可將不同功能晶片整合至同一個該項技技是否可將不同功能晶片整合至同一個該項技技是否可將不同功能晶片整合至同一個該項技技是否可將不同功能晶片整合至同一個 3333 D I CD I CD I C 之中D I C之中之中之中相關技術資源可獲得性相關技術資源可獲得性相關技術資源可獲得性相關技術資源可獲得性發展該項技術所需的相關技術資源獲得的容易程度發展該項技術所需的相關技術資源獲得的容易程度發展該項技術所需的相關技術資源獲得的容易程度發展該項技術所需的相關技術資源獲得的容易程度技術標準規格完整度技術標準規格完整度技術標準規格完整度技術標準規格完整度該項技術是否已有技術標準規格該項技術是否已有技術標準規格該項技術是否已有技術標準規格該項技術是否已有技術標準規格上下游技術成熟度上下游技術成熟度上下游技術成熟度上下游技術成熟度應用該項技術所需之上下游廠商技術是否已成熟應用該項技術所需之上下游廠商技術是否已成熟應用該項技術所需之上下游廠商技術是否已成熟應用該項技術所需之上下游廠商技術是否已成熟技術開發競爭度技術開發競爭度技術開發競爭度技術開發競爭度競爭同業是否正開發相同技術競爭同業是否正開發相同技術競爭同業是否正開發相同技術競爭同業是否正開發相同技術 ,,,, 其開發進度之比較其開發進度之比較其開發進度之比較其開發進度之比較技術風險技術風險技術風險技術風險開發該項技術無法成功的可能性開發該項技術無法成功的可能性開發該項技術無法成功的可能性開發該項技術無法成功的可能性產品化風險產品化風險產品化風險產品化風險使用該項技術開發產品無法成功的可能性使用該項技術開發產品無法成功的可能性使用該項技術開發產品無法成功的可能性使用該項技術開發產品無法成功的可能性協力風險協力風險協力風險協力風險上下游協力廠商無法完成相對應配合技術的可能性上下游協力廠商無法完成相對應配合技術的可能性上下游協力廠商無法完成相對應配合技術的可能性上下游協力廠商無法完成相對應配合技術的可能性資金風險資金風險資金風險資金風險投入資金不足以支應至技術開發完成的可能性投入資金不足以支應至技術開發完成的可能性投入資金不足以支應至技術開發完成的可能性投入資金不足以支應至技術開發完成的可能性資料來源資料來源資料來源資料來源 : : : : 本研究整理本研究整理本研究整理本研究整理技術效益技術效益技術效益技術效益商業效益商業效益商業效益商業效益產品特徵需求產品特徵需求產品特徵需求產品特徵需求產業鏈完整度產業鏈完整度產業鏈完整度產業鏈完整度風險性風險性風險性風險性

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2.1.2 技術選擇的方法

許多技術選擇的方法已經陸續被發表出來。早期的技術選擇著重在經濟收益的評估，所使用的方法如傳統的淨現值法（Net Present Value, NPV），內部收益率（Internal Rate of Return, IRR），回收期（Payback Period, PB）和對投資回報率（Return Of Investment, ROI）等[24]；其後的研究則多將技術選擇當成是一個多準則決策的問題來探討，評估分析的因素則不侷限在經濟收益的部份，更加入了各個層面的因子來作為技術選擇的判斷依據，使用的方法也更為多樣。Moutza Khouja(1995) 利用 data envelopment analysis (DEA) 結合 multi-attribute decision making (MADM)，以技術的效能為判斷依據，針對 ROBOT 的技術選擇做出建議[25]。E. Ertugrul Karsak 及 Ethem Tolga(2001)則是引用模糊理論檢視可量化的經濟效益準則及不可量化的策略層面準則對先進製造系統的選擇建立一個模型 [26]。Mustafa Yurdakul(2004)使用層級分析法(Analytic Hierarchy Process, AHP) 以成本、品質及生產效益為構面，對於新型製造機器的選擇提出建言[27]。林佳慧 (2007)以品質機能展開(Quality Function Deployment, QFD)結合專利分析，針對無線射頻辨識技術(Radio Frequency Identification, RFID)的技術策略規劃提出發展方向建議[28]。沈永祺、張菽萱、林亭汝、虞孝成(2010)則更結合德菲法、層級分析法及專利分析針對有機發光二極體(OLED)顯示技術選擇建構了一組四個構面的評選架構[23]。

2.2 基於決策實驗室法之網路程序分析 (DEMATEL Based ANP, DANP)

DANP 模式包含了決策實驗室法 (Decision Making Trial and Evaluation Laboratory, DEMATEL)及網路程序分析法(Analytic Network Process, ANP)兩部分，前者分析因素之間影響關係，後者將影響關係轉換成重要度。本節內將分別闡述 DEMATEL 及 ANP。

2.2.1 決策實驗室法 (DEMATEL)

決策實驗室法(Decision Making Trial And Evaluation Laboratory, DEMATEL) 起源於 1971~1976 年，由日內瓦中心喬治亞大學 Battelle 協會(Battelle Memorial

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Institute of Geneva)為解決科學與人類事務計畫(Science and Human Affairs program)所開發的研究方法，主要是想建構互相關聯的網路模式結構去分析複雜真實世界的情況。此方法藉由觀察各個元素間兩兩影響的程度，並利用矩陣及相關數學理論計算出全體元素間的因果關係及影響的強度，可有效的瞭解複雜的因果關係結構。Tzeng et al. (2007)則指出 DEMATEL 可提升對特殊問題的瞭解、糾結問題的群組以及藉由層級結構來提供識別可行方案[29]。近幾年，DEMATEL 被廣泛運用到各領域中。相關的應用包括企業規劃與決策分析、都市規劃設計、地理環境評估等領域，如 Lin & Wu (2004)應用 DEMATEL 於團體決策[30]；胡雪琴(2003)探討企業問題複雜度[31]；林宗民(2005)研究管理問題的因果關係並建立模式分析[32]；孫曉宇(2008) 研究動態平衡計分卡[33]；李志剛(2009) 研究製造業的企業動態平衡計分卡[34]；管孟忠、林心雅、紀念呈(2010)探討提升 3C 零售業服務品質的關鍵成功因素[35]、管孟忠、紀念呈、林心雅(2010)探討組建專案管理環境的關鍵成功因素等[36]。

2.2.2 網路程序分析法 (ANP)

分析網絡程序法 (Analytic Network Process, ANP)起源於 1996 年， Saaty 為改善層級分析法 (Analytic Hierarchy Process, AHP)無法處理方案與準則間具有相依性與回饋關係的問題所提出的一種方法，其最大的不同在於 AHP 視各個準則互為獨立， ANP 則考慮準則之間存在著內部相依 (interdependence)及回饋 (feedback)的關係，ANP 可視為層級分析法的通用形式，亦或將 AHP 視為是 ANP 的特例。在現實問題上，每個評估構面由各種不同的準則所組成，在同一階層之間的準則相互會有影響，在不同階層之間的準則也會互相影響，所以真實情況中準則之間並不是只有線性的上下階層結構，反而比較類似相互聯結的網路。 ANP 目的在於預測準則、目標或方案間精確的內部關係，透過評估尺度進行成對比較，得到互相影響的作用後各構面與準則的權重。

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三

、

3D IC

3D IC 概述

概述

3.1 半導體市場的演進與趨勢

隨著人類文明的進步，電子產品大量出現在現代人生活中，而半導體則是電子產品中不可或缺的關鍵組件之一，半導體工業也因此蓬勃發展。近年來，消費性電子產品的功能越來越多，電子系統的設計也更趨於複雜化，更小、功能更多且更省電之各式電子裝置已成為現代人不可或缺的日常用品。舉例來說，以行動電話手機而言，最初只有語音通話功能，為因應各種不同功能需求不斷地增加，行動電話持續地演進，成為整合了許多不同功能的智慧型行動電話，除了具有原本的語音電話功能外，還具備了個人數位助理(PDA)的功能，包括記事簿、行事曆、個人通訊錄、收發簡訊與電子郵件、計算機等，也具備了個人娛樂的功能，如播放音樂、電子遊戲、照相與攝影等，而高階的智慧型行動電話則更具有觸控螢幕、手寫辨識、無線網路、視訊電話、數位電視、全球衛星定位與導航等更先進的功能。雖然高階智慧型行動電話具備了這麼多的功能，但是為了攜帶與使用的方便性，手機的大小非但沒有增加，甚至更趨向輕薄短小來發展，而且在使用時間及待機時間等也更加被要求。這表示電子裝置系統設計者除了需要加入更多的電路外，還必須要比以往更省電，才能達到多功能且低耗電的要求。為了在同一個積體電路中加入更多的電路設計，半導體製程的微縮一直是半導體工業發展以來不變的趨勢。在過去的四十幾年來，半導體的製程一直都遵循著摩爾定律(Moore’s Law)以每 18 個月積體電路上可容納的電晶體數目增加一倍，效能也提升一倍；或者說製造成本減半的趨勢發展。以往這樣的趨勢是利用製程技術的微縮而達成。製程微縮除了可以讓電晶體密度倍增之外，也同時讓電晶體中邏輯閘的時間延遲縮短，因而電晶體的操作速度也同時加快，達到讓電子裝置效能提升的目的。不過，在製程技術微縮的同時，電晶體內的金屬連接線線寬隨著變窄，導致金屬線每單位長度的電阻值也同時增加，此時電子訊號在金屬線上的傳輸時間延遲也會增加。在早期，由於邏輯閘時間延遲的縮短遠大過金屬連接線傳輸時間延遲的增加，因此，製程微縮仍然是有效的加快電晶體操作頻率的最好方式。但是，當製程

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進入到 0.18 微米以下時，金屬連接線傳輸時間的延遲卻已足以明顯影響到電晶體運作效能。為了解決這個問題，半導體製程改變了以鋁當金屬連接線的製程，引進了電阻值更低的銅作為金屬連線，也改變了金屬層之間的介電質材料，用介電係數較低的材料來製造電晶體，也就是所謂的銅製程，以銅製程暫時解決了連線延遲快速增加的問題。雖然銅製程有效縮短了金屬連接線的時間延遲，但是，當製程微縮到 90 奈米以下時，金屬連接線傳輸時間的延遲再度急遽增加，並逐漸超過製程微縮讓邏輯閘速度加快的幅度，製程微縮再度遭遇困難[37]。

圖 3-1: Metal 1 Wire Delay vs Gate Delay (資料來源：ITRS 2005)

除了效能提升的瓶頸外，持續將製程微縮的困難度也越來越高。研發下一代製程微縮需要能夠支援先進製造技術的先進製程設備，其龐大的投資金額與研發人力更是所費不貲，大幅提高了開發與使用新製程的成本，這與摩爾定律每進入一個新的製程世代將達到成本減半的趨勢已逐漸背離。更而甚者，製程微縮發展至今已逐漸接近元件物理結構上的極限，預估大約再過 6 到 8 年，透過製程微縮來縮小元件結構就會發展到極限[5][6] 。無疑地，這樣的發展趨勢愈來愈明確，這也使許多半導體廠商開始朝著另外一個方向思考。為了解決這樣的困境，持續提高電晶體的密度，摒除平面方向的微縮發展，往垂直方向發展成了另一種選擇，3D IC 的構裝技

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術因而受到重視，並且被視為是延續摩爾定律的關鍵技術，甚至可以利用此技術達成超越摩爾定律(More than Moore)的目標[7]。

3.2 IC 構裝技術之演進

積體電路 (Integrated Circuit; IC) 從半導體工廠製造出來稱為晶圓 (wafer)，晶圓無法直接運作，需要透過晶圓切割及封裝等程序才能成為一個個 IC 電子元件，一個電子系統或電子產品的運作需要很多不同功能的 IC 電子元件相互搭配，透過導線連接以進行電子訊號溝通 (Signal Communication) 與傳輸 (Transport) ，如此才能發揮電子產品的功能。IC 構裝技術就是將各種 IC 電子元件進行導線連接及封裝的技術。IC 構裝的主要功能有四項：即電力傳送、訊號傳輸、元件散熱及電路保護。所有的電子產品都需要以電力能源來驅動電路運作，因此在 IC 構裝需要把電源透過連接線路送達到各個電子元件中。而各個電子元件產生的電子訊號也需要透過電路傳送，才能讓電子產品功能正常運作。各個電子元件在運作時會產生熱，所以在構裝設計上考量如何散熱也是必需的，以保持電子產品的操作溫度不至於超過正常運作範圍。此外，IC 構裝也必須提供產品足夠的機械強度與保護。隨著科技的發展與電子產品行動化的需求，電子產品不斷朝向小型且多功能的趨勢演進。因應這樣的需求，IC 構裝技術也朝向多腳數、低熱阻抗及超小型化的方向持續推進。IC 構裝技術已經經過好幾個世代的演進，從雙排式直插構裝(Dual In-Line Package; DIP)、四邊引出扁平構裝(Quad Flat Package; QFP)、針狀柵列構裝(Pin Grid Array; PGA)、球狀柵列構裝(Ball Grid Array; BGA)到晶片尺寸構裝(Chip Scale Package; CSP)、多晶片模組構裝(Multi-Chip Module; MCM)，最後演進到系統級構裝(System In Package; SIP)。以下針對這些構裝結構分別說明：

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3.2.1 雙排式直插構裝

雙排式直插構裝(Dual In-Line Package; DIP)為 70 年代主流構裝形式。DIP 元件外形為長方形，在其兩側則有兩排平行的金屬接腳，稱為排針。DIP 元件的大小其實比其內部的積體電路裸晶(Die)大很多(如圖 3-2)。

圖 3-2: DIP 構裝結構 (資料來源：WIKIPEDIA)

3.2.2 四邊引出扁平構裝

四邊引出扁平構裝(Quad Flat Package; QFP)是使用表面黏著技術的構裝方式，它的結構是在 IC 元件的四邊都有接腳接出，可使用的訊號輸入 / 輸出 (Input/Output; I/O)較 DIP 為多(如圖 3-3)。

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3.2.3 針狀柵列構裝

針狀柵列構裝(Pin Grid Array; PGA)一般是將 IC 包裝在瓷片內，瓷片的底面是排列成方陣形的插針，這些插針就可以插入或焊接到電路板上對應的插座中，非常適合於需要頻繁插拔的應用場合。早期電腦的中央處理器(CPU)就是採用這種構裝形式。PGA 構裝通常比過去常見的雙列直插構裝(DIP)需用面積更小(如圖 3-4)。

圖 3-4: PGA 構裝結構 (資料來源：WIKIPEDIA)

3.2.4 球狀柵列構裝

球狀柵列構裝(Ball Grid Array; BGA)將單一晶片或多晶片以打線接合或覆晶接合的方式和基板上的導線相連接，而基板則以面積陣列 (Area Array)分布的錫球作為 IC 對外連接的接點(如圖 3-5)。

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3.2.5 晶片尺寸構裝

若 IC 構裝完成後之面積為積體電路裸晶面積的 1.2~1.5 倍之內即稱為晶片尺寸構裝(Chip Scale Package; CSP)。一般而言，傳統的 DIP 或 QFP 構裝完成後的面積均遠大於裸晶的面積。以 208 隻接腳的 QFP 為例，其 IC 構裝後面積約為裸晶的 40 倍，而其體積更達 200~300 倍[7]。為達到電子產品日趨小型化的需求，CSP 自然成為構裝技術必然之發展結果。CSP 構裝的優點在於構裝尺寸小、構裝厚度薄、構裝成本低以及散熱性佳等。

3.2.6 多晶片模組構裝

多晶片模組 (Multi-Chip Module; MCM)構裝技術能在一個封裝內容納兩個或兩個以上的裸晶，而在此技術未開發前，一個 IC 構裝元件內多半只有一個裸晶。MCM 構裝使用多層連線基板直接組合 IC 晶片與電路零件，使之成為一個特定功能的元件。MCM 構裝可大幅提高電路連接線密度，使構裝更加達到小型化的需求(如圖 3-6)。圖 3-6: MCM 構裝結構 (資料來源：WIKIPEDIA)

3.2.7 系統級構裝

系統級構裝(System In Package; SIP)可以整合不同功能的晶片在同一個構裝元件中，在晶片與晶片之間可以作並列的連結或以上下堆疊的方式結合。SIP 可以整合包括類比電路及數位電路等不同功能的元件，甚至可以整合分離式被動元件，進而構成一個單一的標準構裝體，提供完整的電子系統功能。SIP 有許多種分類，其中三維堆疊(3D Stacking)就是屬於 SIP 技術的一種。

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3.3 3D IC 與傳統 IC 之差異

長期以來電子產品的發展歷程始終聚焦在追求小型化、多功能整合、高效率、低成本、低功耗、即時上市(Time to Market)等構面。近年來，利用製程微縮提升 IC 效能已逐漸遭遇瓶頸，持續將製程微縮的困難度也越來越高，為了克服這樣的瓶頸，透過 3D IC 構裝技術將晶片往垂直軸方向堆疊遂成為新的研究目標。 3D IC 構裝技術就是利用多個晶片作垂直方向之晶片堆疊立體結構，以提昇電晶體的積集度。利用 3D 垂直立體技術將微處理器、記憶體、高頻晶片、感測晶片等元件，利用垂直導通製程技術的方式，將不同特性之晶片加以整合於多層單晶片上，其優點包括 (1)縮短導線長度：從原來數公分縮短為 1~50 微米，若導線長度能縮短為原本之千分之一的話，即可抑制導線電阻發熱；(2)結構上可採行並列處理，如此可大幅縮小晶片所需之面積，提高堆積密度；(3)縮短導線長度亦可減少訊號傳輸距離，可提供高速處理的特性；(4)低耗電、低成本與新機能、新應用整合的可能性 [38]。 3D IC 構裝技術大致可分為 (1)封裝堆疊(Package Stacking)、(2)晶片堆疊 (Die Stacking)、(3)以矽穿孔(Through-Silicon-Via; TSV)為互連之 3D IC 技術等三大類，分別說明如下：

1. 封裝堆疊(Package Stacking)又可分為 PIP (Package in Package)與 POP (Package on Package)兩種構裝方式，PIP 構裝使用兩個獨立構裝體以表面黏著方式作堆疊，這樣的堆疊方式，好處在於可提高產品良率。POP 則因將構裝體包在裡面，使得構裝後晶片體積較大，且線路較長，這樣的堆疊方式則較難應用於需要微型化的晶片(如圖 3-7)。封裝堆疊方式可有效的縮小面積，且組裝成本低。不過，在其他方面，如效能與功率消耗等，並沒有太大的改善。

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圖 3-7: 封裝堆疊 (資料來源：ChipPAC) 2. 晶片堆疊(Die Stacking)是將晶片以立體打線連接方式做電子訊號連結的構裝技術(如圖 3-8)。此技術優點是技術成熟、成本低，但因晶片構裝是利用打線方式來完成，故其打線數目受到晶片周長所限制，另外，雖然其訊號傳輸路徑較封裝堆疊來的短，但其效能亦可能因打線長度過長在高頻上的應用產生限制。圖 3-8: 晶片堆疊 (資料來源：ChipPAC) 3. 以矽穿孔(Through-Silicon-Via; TSV)為互連之 3D IC 技術(如圖 3-9)：所謂矽穿孔技術是在晶圓上以蝕刻或雷射的方式鑽孔(Via)，再將導電材料如銅、多晶矽、鎢等填入 Via 形成導電的通道(即內部接合線路)，最後則將晶圓或晶粒薄化

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再加以堆疊、結合(Bonding)，作為晶片間傳輸電訊號用之堆疊技術。業界泛指利用 TSV 連接晶粒的封裝稱為 3D IC[39]。TSV 技術可達到高密度構裝，同時讓連接線也可在晶片中間，並不侷限於晶片周圍，使得 IC 內部連接路徑更短，相對可使晶片間的傳輸速度更快、雜訊更小、效能更佳，尤其在 CPU 與快取記憶體，以及記憶卡應用中的 Flash 與 controller 間資料的傳輸上，更能突顯 TSV 的短距離內部接合路徑所帶來的效能優勢。TSV 技術非但避開上述兩種構裝技術缺點外，並可應用於異質晶片堆疊，如類比及數位、矽基及三五族、記憶體與射頻等。此外 3D IC 的構裝尺寸等同於晶粒尺寸，在強調多功能、小尺寸的可攜式電子產品領域，3D IC 的小型化特性更是市場導入的首要因素[40]。由於具 TSV 的 3D IC 製程比 SiP 堆疊有更多的優點，也因此，許多著名的學術與研究機構，以及半導體大廠紛紛加入研發以 TSV 為基礎的 3D 晶片堆疊技術，而近幾年在各型研討會都可看到許多有關 TSV 的相關論文，包括製程、可靠性分析、自動化設計、系統設計等，這也證明 TSV 製程已成為 3D 晶片堆疊技術的主流 [41]。圖 3-9: 3D IC (資料來源：Yole)

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3.4 3D IC 之製程技術

TSV 製程又可分成 Via-First、Via-Middle 及 Via-Last 製程(如圖 3-10)，這些製程是根據晶圓製作過程中，在哪一個階段才進行 TSV 製程來區分的，這三種方法所製作的 TSV 孔徑大小與長度有明顯的差異，應用範圍也不盡相同[40]：圖 3-10: TSV 製程技術 (資料來源：Yole) 1. Via-First 製程：在晶圓製作的一開始，尚未進入 NMOS/PMOS 等元件製造之前，先行在矽晶圓基材上形成 TSV 通道，並填入導電金屬，導電金屬材質目前以較能夠承受後 CMOS 高溫製程的多晶矽(Poly Silicon)為主要材料，待 TSV 完成後，然後再進行 CMOS 製程。

2. Via-Middle 製程：在 NMOS 與 PMOS 等元件的製程完成後，開始進行通孔形成製程並填入導電金屬，採用的導電金屬材料目前以導電特性較佳的銅(Copper; Cu)為多，而由於銅在填孔時容易產生底部未填滿但頂部已封口的現象，導致通道內出現孔洞(void)而失效，因此亦有部份廠商改以鎢(Tungsten; W)金屬為導電材料，對於高深寬比(Aspect Ratio)的應用，將是較適合的導電材質。比起 Via-Last 製程， Via-Middle 技術可以製作更小孔徑的 TSV，可提供密度非常高的垂直連線，大幅增加兩層晶片之間的資料傳輸頻寬，因此對於需要在各核心間傳輸大量資料的系統而言，此技術的表現優於 Via-Last。

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綜合來說，採用 Via-First 或 Via-Middle 製程均需在傳統後段封裝製程前進行 Via Forming 與 Via Filling 的步驟，而此類製程的 Via Forming 不論是 Via-First 製程或是 Via-Middle 製程，均是透過黃光顯影與蝕刻步驟形成 Via，使用的製造設備多以深反應離子蝕刻(Deep Reactive Ion Etching；DRIE)為主，Via 孔徑(Diameter)多在 20μm 以下。受限目前技術，Via 孔徑一般最小僅能做到 2~5μm，技術發展持續朝 1μm 的孔徑持續微縮，但相較於 CMOS 製程線寬，仍然屬於相對不精細；而 Via 深度則在 15μm 至 25μm 不等，深寬比則較 CMOS 製程為大。

3. Via-Last 製程：主要是在傳統後段封裝製程前以雷射鑽孔(Laser Drill) 方式進行 Via Forming，再接以後續的 Via Filling 步驟，Via 孔徑則視應用產品的不同，一般分佈在在 15μm 至 50μm 之間。由於孔徑規格較蝕刻製程孔徑為大，使得 I/O 間距(Pitch)無法達成太小的規格，也造成晶片所能容納的腳數有限，因而適用於如影像感測器(CMOS Image Sensor; CIS)或快閃記憶體(Flash)等較低腳數的應用產品。而由於 Via Last 製程是在半導體 CMOS 製程後才進行鑽孔的步驟，因此 Via 的深度需視晶圓薄化程度而定，以目前一般晶背研磨(Backside Grinding) 厚度來說多介於 150~200μm 之間，根據國際半導體技術藍圖(International Technology Roadmap for Semiconductor；ITRS)的技術規劃，由於有越來越多堆疊構裝需求出現，為了符合終端消費者對電子產品的輕薄需求，2007 年已可達到 50μm 的厚度量產，此外針對特別薄化需求的產品，則可近一步達到晶圓厚度 20μm 的規格；而在深寬比的部分，則分佈在 2:1 至 10:1 不等，深寬比的範圍又較 Via First 製程來得寬。在 Via Filling 的導電金屬材料部分，廠商則多以銅為電極導通的材質。 Via-Last 製程是出晶圓廠後進行，因此許多封裝廠都投入人力與資源，進行 Via-Last 製程的研發。雖然 Via-Last 的缺點是 TSV 孔徑較大，使得 TSV 密度無法提高，但是對於不需要大量 TSV 傳輸資料，也不需要重新設計的影像感測器與記憶體晶片，Via-Last 是把現存晶片從 2D 封裝轉換成 3D IC 的有效解決方案。除了在晶粒內部製造矽穿孔以連接不同功能的晶粒之外，也有透過矽中介層 (Si Interposer)再搭配 TSV 技術將異質晶片結合的 3D IC。其結構也如同 Via-First、 Via-Middle、Via-Last 等技術所製造的 3D IC 一樣，但因為是透過中介層來完成晶粒之間的立體堆疊與連接，所以各個功能晶片的訊號繞線佈局不必在晶片電路設計

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的一開始就決定，相對的將各種不同功能晶片整合在同一顆 3D IC 的彈性應用空間也就大大的提高了。不過也因為在不同功能晶片之間多了一層中介層，晶片的厚度比起直接將矽穿孔製造在晶粒內部的 3D IC 要來得厚,相對上在體積微縮的效果上就打了折扣。

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3.5 3D IC 的應用與市場概觀

不同的消費性產品也需要不同的 TSV 技術進行堆疊構裝。目前採用打線接合技術製造的立體堆疊 IC 產品已經普遍，其中又以記憶體應用為最大宗；至於採用矽穿孔電極技術的 3D IC 則涵蓋 CMOS 影像感測器、MEMS、無線通訊、堆疊記憶體、嵌入式記憶體、3D 邏輯 IC，以及發光二極體(LED)等應用領域，其中，又以 CMOS 影像感測器最早開始導入，而堆疊記憶體應用成長最為快速(圖 3-12)。圖 3-12: 3D IC interposer 出貨晶圓數預估(資料來源：Yole) 以產品應用面來看，由於消費者對於手機與數位相機輕薄短小的特性需求日益重視，因此採用 TSV 技術進行相機模組的構裝達到小型化需求，則由於手機相機以及數位相機市場的普及帶動，以及相機模組內的元件結構以影像感測器與鏡頭為主，結構簡單且所需的 I/O 較低，對於 via 的孔徑要求約在 50μm 上下，由後段封裝廠以雷射技術鑽孔進行 TSV 製程即可，相對較易達成量產，已為廠商積極切入的第一大重點市場。而國際主要的影像感測器廠商，如由 Micron 獨立出的 Aptina、 STMicroelectronics、Samsung 等均陸續在近兩三年內發佈採用 TSV 技術進行影像感測模組構裝量產的消息，而與 Omnivision 關聯密切的精材科技(Xintec)更早在 2006 年便開始提供 TSV 技術的影像感測模組構裝量產服務。而在記憶體堆疊的應用部分，雖然韓國的 Samsung 早在 2006 年便發佈其在 TSV 技術上的成果：WSP(Wafer-level Stack Process)，將 8 顆 2GB 的 NAND Flash 採用雷射鑽孔的 TSV 技術加以堆疊，總記憶體容量達 16GB，堆疊後的厚度僅 560μm，目

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