操作在次臨界區域且使用拔靴帶式中繼器之超低功率晶片內部匯流排電路設計

國 立 交 通 大 學

電控工程研究所

碩 士 論 文

操作在次臨界區域且使用拔靴帶式中繼器之超低功

率晶片內部匯流排電路設計

An Ultra-Low Power Subthreshold On-Chip Bus Design

with Bootstrapped Repeater Insertion

研 究 生：張家齊

指導教授：蘇朝琴 教授

操作在次臨界區域且使用拔靴帶式中繼器之超低功

率晶片內部匯流排電路設計

An Ultra-Low Power Subthreshold On-Chip Bus Design

with Bootstrapped Repeater Insertion

研 究 生：張家齊 Student : Chia-Chi Chang

指導教授：蘇朝琴 教授 Advisor : Chau-Chin Su

國 立 交 通 大 學

電控工程研究所

碩士論文

A Thesis

Submitted to Institute of Electrical Control Engineering College of Electrical Engineering and Computer Science

National Chiao Tung University in partial Fulfillment of the Requirements

for the Degree of Master

in

Electrical Control Engineering May 2010

Hsinchu, Taiwan, Republic of China

操作在次臨界區域且使用拔靴帶式中繼器

之超低功率晶片內部匯流排電路設計

研究生 : 張家齊 指導教授 : 蘇朝琴 教授

國立交通大學電控工程研究所

摘 要

本論文提出一個置入了拔靴帶式中繼器的超低功率晶片內部匯流排系統，工作電壓 小於電晶體的門檻電壓，大幅減少了電路的功率消耗。為了解決低壓環境下，電晶體效 能不足及嚴重的製程變異影響，本論文使用拔靴帶式電路驅動中繼器，增加小額的功率 消耗即可大幅增加傳輸線系統的工作速度。在拔靴帶式電路方面，設計了兩種全新的拔 靴帶式電路，解決了傳統拔靴帶式電路所遭遇到的非理想效應，除了改善拔靴帶式電路 升降壓的效果之外，更降低了電路在高速工作時所產生的抖動。 本論文使用的製程為UMC90nm，操作電壓為 0.2V，資料傳輸率在TT下可達到 20Mbps。在TT下操作在 20Mbps時，每條傳輸線的功率消耗為 57.5nW，單位位元的功 率消耗為0.02875pJ / bit，晶片佈局面積為 0.743mm2 _{(958um×776um)。} 關鍵字: 晶片內部匯流排、拔靴帶式電路、次臨界區域、置入中繼器、超低功率消耗

An Ultra-Low Power Subthreshold On-Chip Bus

Design with Bootstrapped Repeater Insertion

Student: Chia-Chi Chang Advisor: Chau-Chin Su

Institute of Electrical Control Engineering

National Chiao Tung University

Abstract

This thesis proposes an ultra-low power on-chip bus with bootstrapped repeater insertion. The supply voltage is less than the threshold voltage of MOSFET to reduce the power consumption. The poor driving capability of MOSFET and the serious process variation will affect the performance under low-voltage operation environment. For this reason, we employ the bootstrapped repeaters to solve these problems. Although the bootstrapped circuit consumes additional power, the system performance improves greatly. In this thesis, two novel bootstrapped circuits are proposed to solve non-ideal effects in conventional bootstrapped circuits. They not only improve the boosting efficiency, but also reduce the jitter for high-speed operation.

The chip is implemented in UMC90nm process, and the supply voltage is 0.2V. At TT corner, the data rate is 20Mbps. The total power is 57.5nW for a channel of 1cm long at 20Mbps. The power consumption per bit is 0.02875(pJ / bit). The chip area is 0.743mm2 (958um×776um).

Keyword: on-chip bus, bootstrapped circuits, subthreshold region, repeater insertion, ultra-low power consumption

致 謝

在交大電控研究所的求學期間，是我目前人生中最重要的轉戾點。在途中經歷了 無數的風雨，每當心情低落或心煩意亂之時，陪伴在身旁的人總是不厭其煩地鼓勵著 我，若沒有大家的力量加持，很肯定地我不會有今天的成果。 首先要非常感謝指導教授 蘇朝琴老師，給予我機會加入 918 實驗室，提供良好的 環境讓大家可以專心地致力於研究。在研究的過程中，老師專業確切的叮嚀，使我的 研究結果更加豐富完整。此外無論老師再怎麼忙碌，一定會撥出時間來指導我們的研 究進度，老師對於研究的熱情以及重視方程式與物理意義的結合，讓我學到處事應有 的態度及研究的正確方向，也是我研究所時期所得到的最大收穫。 接下來要感謝兩位最美麗的女性，就是我的母親與姊姊。我的母親兼具了溫柔、 美麗、堅強、幽默、活潑開朗以及大嗓門的特性。在我的個性上良好的部份，都要歸 功於母親的用心教導，也因為母親辛勤的栽培與無私的付出，使我可以在無憂慮的環 境下成長茁壯，以及完成我從幼稚園至研究所將近二十年的求學之路。也非常感謝姊 姊自小到大對我的照顧。還記得我小時常被欺負，最後都是姐姐帶著我去討回公道， 每次闖禍的當下，也都是姐姐的原諒與幫助，事情才得以解決。而姐姐在工作上的優 秀表現與不認輸的精神，更是我在求學態度上最好的模範。 感謝我女朋友(小汝)的陪伴，在一起兩年多的時光，是我人生中最開心最幸福的 時刻。在當初，一位古靈精怪的頑皮公主受了傷，我張開雙手擁抱著她，用我的愛慕 替她取暖、用我的溫柔替她拭去淚水。當寒冷的冬天過了，美好的春天來臨之際，頑 皮公主微笑著在我的人生畫布上，畫出開心的花朵、溫暖的太陽、以及愉快玩耍著的 動物們，我的人生畫布因為頑皮公主的出現而豐富了起來。最後，非常感謝妳的陪伴 及體諒，妳是我精神的支柱，也是我幸福的來源。 感謝盈杰學長在學術上給予的指導與協助，在研究的過程中學長不斷鼓勵著我，

使我自己有自信將研究做得更好。也謝謝學長在生活上的協助以及對我們學弟們的照 顧。謝謝長官給予我在許多事情上不同角度的看法，以及許多故事的分享─聽學長說 故事是我在實驗室最愉快的時光，也是我永遠無法忘懷的時刻。謝謝仁乾學長在我研 究上的幫助，學長常常花了很多時間陪我閒話家常，學長善良正直的人格將會是我的 表率。感謝丸子學長與庭佑學長，犧牲自己的研究時間來維護實驗室的設備，使大家 能順利使用各項工具來進行研究。也感謝已畢業學長們對我的照顧：鴻文、教主、烏 鴉、孔哥、碩廷、子俞、雅婷，謝謝你們。 感謝洲銘在學業上對我的莫大幫助，如果沒有你的支援，我將無法想像自己的研 究生涯會是如何。也感謝于昇對我的許多協助，此外你的幽默將是918 lab 成員們共同 無法忘懷的記憶。最後要感謝918 lab 的學弟軍團：修銘、哲瑋、均藝、土豆、群育、 博祥、璟伊、澤勝、昶志、弘宇、佳容，在研究之時往往是枯燥的，但是有你們的陪 伴使918 lab 更加溫馨歡樂，雖然現在即將畢業理當興奮期待，但要離開你們卻非常不 捨，希望將來大家畢業邁入工作，為自己的人生打拼之時，都能闖出自己的一片天空。 最後要感謝我最親愛的父親，是您帶領我認識這個世界、是您保護著我使我茁壯、 是您教導我要樂觀進取、是您警惕我不可驕矜自滿、是您肯定我的付出讓我更有自信。 您的勇氣使我不怕困難、您對我的愛讓我感受無比幸福、您的陪伴使我安然度過各種 考驗，您的精神將長存在我的心中。身為您的兒子我倍感榮幸，現在，也請您分享我 畢業的榮耀。 張家齊 2010．6．9

目錄

目錄

摘 要 ...iii

Abstract ...ii

致

謝 ...iii

目錄 ...v

圖目錄 ...viii

表目錄 ...xi

第一章 ...1

緒論 ...1

1.1 簡介 ...1 1.2 研究動機...2 1.3 論文結構...3

第二章 ...4

背景回顧 ...4

2.1 艾莫爾延遲...4 2.2 拔靴帶式電路...5 2.2.1 Direct Bootstrapped反相器 ...6 2.2.2 Bootstrapped驅動器 ...9

第三章 ...13

晶片內部匯流排電路...13

3.1 晶片內部匯流排電路...13 3.2 晶片內部連接線模型...14

目錄 3.2.1 晶片內部連接線電阻 (Interconnect Resistance) ...15 3.2.2 晶片內部連接線電容 (Interconnect Capacitance)...16 3.2.3 晶片內連接線電阻與電容的驗證...17 3.3 傳輸線系統的時間常數計算...19 3.3.1 晶片內連接線的時間常數...19 3.3.2 中繼器系統的時間常數...20 3.4 傳輸線系統的效能估算與驗證...21

第四章 ...24

中繼器電路 ...24

4.1 前言...24 4.2 拔靴帶式電路...28 4.2.1 型態一拔靴帶式反相器 (Bootstrapped Inverter–Type1) ...28 4.2.2 型態二拔靴帶式反相器 (Bootstrapped Inverter–Type2) ...32 4.3 非理想效應...36 4.3.1 反向電流(Reverse Current) ...37 4.3.2 寄生電容(Parasitic Capacitor )...43 4.3.3 ISI 抖動...45 4.3.4 閂鎖效應...51 4.4 模擬結果比較...53

第五章 ...61

匯流排電路的實現...61

5.1 晶片佈局架構簡介...61 5.2 多工器與解多工器電路...62 5.3 輸入與輸出電壓位準移位電路...63 5.4 晶片內部匯流排電路...65

目錄 5.6 晶片佈局圖...66 5.7 模擬結果...67 5.7.1 匯流排電路模擬結果...68 5.7.2 測試電路模擬結果...75 5.8 性能比較...77 5.9 量測考量...79

第六章 ...80

結論 ...80

6.1 結論...80 6.2 未來發展 ...81

參考文獻 ...82

目錄

圖目錄

圖1.1 置入了傳統中繼器的晶片內部傳輸線系統 ...2 圖1.2 置入了拔靴帶式中繼器的晶片內部傳輸線系統 ...2 圖1.3 本論文的拔靴帶式晶片內部傳輸線系統 ...3 圖1.4 本論文的拔靴帶式中繼器負載 ...3 圖2.1 RC樹狀網路...5 圖2.2 拔靴帶式反相器操作概念 ...6 圖2.3 Direct Bootstrapped反相器電路...6 圖2.4 Direct Bootstrapped反相器操作原理(輸入由VDD轉0) ...7 圖2.5 Direct Bootstrapped反相器操作原理(輸入由 0 轉VDD) ...8 圖2.6 Direct Bootstrapped反相器與傳統CMOS反相器比較 ...8 圖2.7 Bootstrapped驅動器電路...9 圖2.8 拔靴帶式驅動器操作原理(輸入由VDD轉0)...10 圖2.9 拔靴帶式驅動器操作原理(輸入由 0 轉VDD)...11 圖2.10 拔靴帶式驅動器與傳統CMOS反相器比較...11 圖3.1 晶片內部連接線模型 ...14 圖3.2 晶片內部連接線電容模型 ...14 圖3.3 置入中繼器的晶片內部連接線 ...17 圖3.4 擁有五組傳輸線系統的佈局 ...17 圖3.5 連接線電阻的求法 ...18 圖3.6 連接線電容的求法 ...18 圖3.7 RC結合式模型...19 圖3.8 RC分散式模型...20 圖3.9 中繼器驅動長度為L的晶片內連接線...21 圖3.10 中繼器系統等效電路 ...21 圖3.11 使用傳統中繼器的晶片內匯流排在 0.2V下可達的資料傳輸率 ...22 圖3.12 晶片內匯流排系統最高資料傳輸率的模擬與計算結果比較圖 ...23 圖4.1 傳輸線內置入中繼器 ...24 圖4.2 N型電晶體在不同corner下，汲極電流對VGS電壓關係圖...27 圖4.3 型態一拔靴帶式反相器 ...28 圖4.4 型態一拔靴帶式反相器操作原理(輸入由VDD轉0)...29 圖4.5 型態一拔靴帶式反相器操作原理(輸入由 0 轉VDD)...30 圖4.6 型態一拔靴帶式反相器各節點電壓波形圖 ...30 圖4.7 型態一拔靴帶式反相器與傳統CMOS反相器比較...31 圖4.8 型態二拔靴帶式反相器 ...32 圖4.9 型態二拔靴帶式反相器操作原理(輸入由VDD轉0)...33 圖4.10 型態二拔靴帶式反相器操作原理(輸入由 0 轉VDD)...33

目錄 圖4.11 型態二拔靴帶式反相器各節點電壓波形圖 ...34 圖4.12 型態二拔靴帶式反相器與傳統CMOS反相器比較...35 圖4.13 拔靴帶式反相器的非理想效應 ...36 圖4.14 拔靴帶式反相器的非理想效應 ...37 圖4.15 各種拔靴帶式電路的升降壓元件 ...39 圖4.16 反向電流對型態一拔靴帶式反相器所造成的影響 ...39 圖4.17 修正後的型態一拔靴帶式反相器 ...40 圖4.18 反向電流對修正後的型態一拔靴帶式反相器所造成的影響 ...41 圖4.19 反向電流對型態一與型態二拔靴帶式反相器所造成的影響 ...42 圖4.20 寄生電容與升壓電容等效電路 ...43 圖4.21 升壓電容大小對升壓結果的影響 ...44 圖4.22 型態一拔靴帶式反相器的節點說明 ...46 圖4.23 使用型態一拔靴帶式中繼器的模擬結果 ...46 圖4.24 使用型態一拔靴帶式中繼器的輸出眼狀圖 ...47 圖4.25 使用型態一拔靴帶式中繼器的模擬結果(改善後) ...47 圖4.26 使用型態一拔靴帶式中繼器的輸出眼狀圖(改善後) ...48 圖4.27 型態二拔靴帶式反相器的節點說明 ...49 圖4.28 使用型態二拔靴帶式中繼器的模擬結果 ...49 圖4.29 使用型態二拔靴帶式中繼器的輸出眼狀圖 ...50 圖4.30 使用型態二拔靴帶式中繼器的模擬結果(改善後) ...50 圖4.31 使用型態二拔靴帶式中繼器的輸出眼狀圖(改善後) ...51 圖4.32 型態二拔靴帶式電路基極端PN接面示意圖 ...51 圖4.33 基極端PN接面導通情形示意圖 ...52 圖4.34 單一元件推動負載時的比較環境示意圖 ...53 圖4.35 單一元件推動負載時的上升與下降時間比較 ...53 圖4.36 單一元件推動負載時的延遲功率乘積比較 ...54 圖4.37 拔靴帶式傳輸線系統的比較環境示意圖(考慮轉態時間) ...55 圖4.38 拔靴帶式傳輸線系統的輸出轉態時間比較 ...55 圖4.39 拔靴帶式傳輸線系統最高資料傳輸率比較(考慮轉態時間) ...56 圖4.40 拔靴帶式傳輸線系統最高資料傳輸率比較(考慮轉態時間) ...57 圖4.41 拔靴帶式傳輸線系統的比較環境示意圖(考慮抖動) ...57 圖4.42 拔靴帶式傳輸線系統可達的資料傳輸率比較(考慮抖動) ...58 圖4.43 拔靴帶式傳輸線系統可達的資料傳輸率比較 ...59 圖4.44 拔靴帶式傳輸線系統單位位元功率消耗比較 ...60 圖5.1 本論文的晶片佈局架構 ...61 圖5.2 四對一多工器電路 ...62 圖5.3 一對四解多工器電路 ...62 圖5.4 輸入端電壓位準移位電路 ...63

目錄 圖5.5 輸入端電壓位準移位電路的輸入與輸出波形圖 ...63 圖5.6 輸出端電壓位準移位電路 ...64 圖5.7 輸出端電壓位準移位電路的輸入與輸出波形圖 ...64 圖5.8 晶片內部匯流排電路 ...65 圖5.9 測試電路架構圖 ...66 圖5.10 晶片佈局圖 ...67 圖5.11 匯流排電路模擬結果(TT；VDD=0.2V；25 ºC) ...68 圖5.12 匯流排電路模擬結果(FF；VDD=0.2V；25 ºC)...69 圖5.13 匯流排電路模擬結果(SS、VDD=0.2V、25 ºC)...70 圖5.14 匯流排電路模擬結果(TT、VDD=0.2V、0 ºC ~ 100 ºC)...72 圖5.15 匯流排電路模擬結果(FF、VDD=0.2V、0 ºC ~ 100 ºC) ...73 圖5.16 匯流排電路模擬結果(SS、VDD=0.2V、0 ºC ~ 100 ºC) ...74 圖5.17 晶片量測儀器設置圖 ...79

目錄

表目錄

表格3.1 UMC90nm金屬方塊電阻值...15 表格3.2 UMC90nm晶片內連接線電容值...16 表格3.3 計算後與佈局所得的電阻值與電容值比較 ...18 表格5.1 晶片內部匯流排的各項參數值 ...65 表格5.2 匯流排電路模擬結果的抖動大小(TT；VDD=0.2V；25 ºC) ...68 表格5.3 匯流排電路模擬結果的抖動大小(FF；VDD=0.2V；25 ºC) ...69 表格5.4 匯流排電路模擬結果的抖動大小(SS；VDD=0.2V；25 ºC)...70 表格5.5 匯流排電路模擬結果的抖動大小(SNFP；VDD=0.2V；25 ºC) ...71 表格5.6 匯流排電路模擬結果的抖動大小(FNSP；VDD=0.2V；25 ºC)...71 表格5.7 匯流排電路的抖動大小(TT；0 ºC ~ 100 ºC) ...72 表格5.8 匯流排電路模擬結果的抖動大小(FF；0 ºC ~ 100 ºC)...73 表格5.9 匯流排電路模擬結果的抖動大小(SS；0 ºC ~ 100 ºC)...74 表格5.10 測試電路模擬結果的抖動大小(TT；VDD=0.2V；25 ºC) ...75 表格5.11 本論文晶片內部匯流排規格表 ...76 表格5.12 拔靴帶式匯流排的結果比較表(固定切割線段長) ...77 表格5.13 拔靴帶式匯流排的結果比較表(固定資料傳輸率) ...78

第一章 緒論

第一章

緒論

1.1 簡介

在現代生活中，高科技的電子產品已改變了人們的生活方式，我們舉手投足間不斷 地享受著 3C 產品所帶來的便利，正因如此，科技產品的攜帶性也愈顯重要。拜前人所 賜，我們已有能力將龐大電路板的所有功能以一顆小小的晶片所取代，大幅縮小科技產 品的體積，使科技更貼近人性，增加消費者的選購慾望，這即為SOC(system on a chip) 所帶來的貢獻。 而隨著SOC 的廣泛應用，晶片內模組與模組之間的傳輸所扮演的角色也日益重要， 在製程不斷地演進，電晶體尺寸不斷地縮小，而邏輯閘延遲(gate delay)亦縮小的情況下， 晶片內部傳輸線延遲(interconnect delay)所佔的比例也愈來愈大，因此晶片內部傳輸的問 題一直廣受討論。然而在全球提倡綠能的趨勢下，低功率電路設計為現今半導體產學的 主要研究方向之ㄧ。為了達到更低功率的操作，降低操作電壓為達到低功率消耗最直接 有效的方法。而運作在門檻電壓下的超低操作電壓，使電晶體操作在次臨界區域 (subthreshold region)的電路設計也近年各方研究的課題。很不幸地，當電路在次臨界區 域的環境時，電晶體的電流驅動能力將非常差，使得電路無法操作在合理的速度之下， 動輒需要設計更大的面積來妥協。如此一來將又會遭遇到隨著半導體製程的演進，而日 漸嚴重的靜態漏電流的問題，讓低功率設計的初衷大打折扣。

第一章 緒論

1.2 研究動機

為了達到低功率消耗，由基本的功率消耗公式 可知，降低系統的操作電 壓為最直接有效的方式。然而在晶片內部匯流排系統中，為了降低花費在傳輸線上的延 遲，傳統的作法會把傳輸線切割為多段，並置入傳統的 CMOS 反相器作為匯流排系統 的中繼器(repeater)，如圖 1.1 所示，針對中繼器擺設方式與傳輸線參數的最佳化，已有 許多文獻討論[1][2][3][4][5]。 2 P= αfCV 圖1.1 置入了傳統中繼器的晶片內部傳輸線系統 但是當傳輸線系統的操作在低電壓的環境時，電路的操作速率將嚴重降低，將造成 電路可運作的速度不如預期之外，當系統的操作電壓小於電晶體的門檻電壓時，電路更 遭受嚴重的製程變異影響。 因此在低操作電壓的環境之下，可考慮使用拔靴帶式反相器(bootstrapped inverter) 作為中繼器，如圖1.2 所示，將中繼器的輸出擺幅放大為 2VDD ~ -VDD，如此一來即可增 加中繼器的驅動能力，增加傳輸線系統的操作速度。 圖1.2 置入了拔靴帶式中繼器的晶片內部傳輸線系統 但此作法卻產生另一項問題：若使整條傳輸線負載的訊號擺幅放大為三倍，將造成 功率消耗增加為九倍，此時電路的功率消耗與正常電壓操作時相同，得不到任何的好處。

第一章 緒論 因此本論文所提出的作法如圖1.3 所示，在傳統中繼器之前加入拔靴帶式電路，以 增加中繼器的驅動能力。參考圖1.4，如此作法雖然會增加拔靴帶式電路與中繼器之間 負載(C1)的功率消耗為九倍，卻沒有增加主要傳輸線負載(C2)的功率消耗，因此只需多 付出相對少量的功率消耗，即可增加傳輸線系統的操作速度，以達高速低功率消耗的目 的。 圖1.3 本論文的拔靴帶式晶片內部傳輸線系統 圖1.4 本論文的拔靴帶式中繼器負載

1.3 論文結構

本論文分為六個章節。第一章為緒論，說明傳輸線系統發展現況、研究動機與論文 結構。第二章為背景回顧，介紹先前文獻所設計的拔靴帶式電路並分析優缺。第三章為 晶片內部匯流排電路，介紹傳輸線系統的模型與時間常數的計算方式，進而預估與驗證 系傳輸線系統的效能，以確保傳輸線模型的準確性。第四章為中繼器電路，介紹本論文 所設計的兩種拔靴帶式電路，以及所遭遇的非理想效應與解決方法，最後並與先前文獻 所設計的拔靴帶式電路比較。第五章為匯流排電路的實現，將介紹本論文的晶片佈局架 構、電路組成，以及規格表與效能比較，最後則為量測考量。第六章為結論，將討論本

第二章 背景回顧

第二章

背景回顧

2.1 艾莫爾延遲

艾莫爾延遲(Elmore delay)為一種計算時間常數的近似方法[6]，用以計算訊號經由 RC 樹狀網路後的延遲時間。考慮以下如圖 2.1 所示的 RC 樹狀網路，根據艾莫爾延遲的 計算方式，此RC 樹狀網路的時間常數為： j N j i j 1 i 1 C R = = τ =

∑ ∑

(2.1)

第二章 背景回顧 由電路充放電的行為來看，艾莫爾延遲的方式將RC 網路上的電容視為分別充電， 也就是等待上一個電容充電完成後，下一個電容才會開始充電，並非所有電容同時一起 充電。因此艾莫爾延遲的計算方式模擬出RC 網路在充放電時，各節點的電壓變化，但 與實際情形仍有誤差。 總結而言，雖然使用艾莫爾延遲所計算出來的訊號延遲時間為近似值，但因為其簡 單容易計算的特色，使得此方式被廣泛地使用。 圖2.1 RC 樹狀網路

2.2 拔靴帶式電路

依據先前文獻，拔靴帶式電路可分為二種：一為Direct Bootstrap 反相器[7][8]，如 圖2.2 左，其原理是在電晶體的閘級與汲極間，提供一個輸入訊號可經過的路徑，以直 接增加電流充放電電流路徑的方式，減少輸出的上升與下降時間，來達到增速的效果； 另一種為Bootstrap 反相器[9][10]，如圖 2.2 右，其原理是利用前端的拔靴帶式電路放大 輸入訊號擺幅，以大擺幅的訊號驅動後端反相器，已達到增速效果。後項的方法應用在 低操作電壓時效果較佳，因為在低壓環境下，電晶體的閘級電壓上升，電晶體電流將呈 指數趨勢增加。

第二章 背景回顧 BT BT VIN V_OUT VIN BT VOUT 圖 2.2 拔靴帶式反相器操作概念

2.2.1 Direct Bootstrapped 反相器

以下圖2.3 為Direct Bootstrapped反相器電路[7]，電晶體M1與M2負責電容充電，M3與 M4為開關，M5與M6為反相器，電容C1與C2所儲存的電荷，將分別協助輸出訊號的充放 電行為。 (Pull-up) C₁ C2 (Pull-down) V_IN VOUT M1 M2 M₃ M4 M₅ M₆ INV 圖 2.3 Direct Bootstrapped 反相器電路

第二章 背景回顧 電路操作原理如圖2.4，當輸入訊號由VDD轉0 時，電晶體M4將導通，而M6開啟使 VOUT輸出開始充電，同時INV反相器輸出由 0 轉VDD，開啟電晶體M1，關閉M2，C1電容 儲存電荷將經由電晶體M4協助VOUT輸出充電。此時電晶體M1將C2電容儲存電位VDD，電 路動作完成。 V_DD M₁ M₂ M₄ M₅ M₆ 0 V_DD 0 V_DD >V_DD VDD 0 V_DD 0 V_DD 0 0 V_DD 0 C₁ C2 INV + VDD -圖 2.4 Direct Bootstrapped反相器操作原理(輸入由VDD轉0) 當輸入訊號由0 轉VDD時的電路動作如圖2.5 所示，電晶體M3導通，且M5開啟，VOUT 輸出開始放電，同時INV反相器輸出由VDD轉 0，導通電晶體M2、關閉M1，而C2電容儲 存電荷將M1的汲極推至負電壓，並經由M3幫助輸出放電。此時C1電容儲存電位VDD，電 路動作完成。

第二章 背景回顧 M₁ M₂ M₃ M₅ M₆ V_DD 0 V_DD 0 V_DD 0 0 < 0 V_DD 0 V_DD 0 V_DD 0 C2 C₁ - V_DD + 圖 2.5 Direct Bootstrapped反相器操作原理(輸入由 0 轉VDD) 0 20 40 60 80 100 120 140 160 180 200 220 20 40 60 80 100 120 140 160 180 200 Loading Capacitor (fF) Tr a n s it ion Ti m e ( n s ) 0.5 1 1.5 2 2.5 Im p ro v em en t ( ti m es) BS_INV CMOS_INV

第二章 背景回顧

Direct Bootstrapped 反相器與傳統 CMOS 反相器比較如圖 2.6，可看出 Direct

Bootstrapped 反相器主要的缺點為：對輸出訊號轉態時間的改善效果，將受到負載電容 的大小所影響。在負載電容較大的情況下，若想要得到較佳的改善效果，電路內部亦必 須使用較大的電容。在晶片內部匯流排的應用下，中繼器常遭遇較大的負載，意味著若 使用此類型拔靴帶式反相器，中繼器電路部份必須使用大電容，將大幅增加晶片內匯流 排的面積，亦增加了額外的功率消耗。

2.2.2 Bootstrapped 驅動器

Bootstrapped驅動器電路如圖 2.7 所示[9]，電晶體M3與M4負責電容(C1,C2)的充放 電，電晶體M1與M6負責關閉後方M7與M8，而電晶體M2與M5為開關，電晶體M7與M8則 為傳統的CMOS反相器。 M₆ M₅ M4 M3 M₂ M₁ M₈ M₇ INV V_IN V_OUT C₁ C₂ -V_DD V_DD -V_DD V_DD Gnd 2VDD Gnd 2VDD 圖2.7 Bootstrapped 驅動器電路

第二章 背景回顧 電路操作行為如圖 2.8，當輸入訊號由VDD轉 0 時，電晶體M6導通關閉M8，INV輸 出由0 轉VDD，由於電容C1已儲存電位VDD，電晶體M2的源極將從VDD推至 2VDD。電晶 體M2導通，將升壓後的訊號傳遞至M7閘極。同時M4導通，電容C2儲存電位VDD，此時 電路動作完成。總結此時序電路的操作，我們可以稱電容C1執行重置動作(reset)，而電 容C2執行升壓動作(boost)。 M6 M₄ M2 M₈ M7 INV C1 C₂ V_DD 0 V_DD 0 2VDD V_DD + V_DD -V_DD 0 Reset Boost 圖 2.8 拔靴帶式驅動器操作原理(輸入由VDD轉0) 當輸入訊號由0 轉VDD時，電路動作如圖2.9 所示，電晶體M1導通關閉M7，INV輸 出由VDD轉0，由於電容C2已儲存電位VDD，電晶體M5 的射極端將從 0 推至-VDD，此時 電晶體M5導通，將降壓後的電位傳遞至M8閘極。同時電晶體M3導通，電容C1儲存電位 VDD，此時電路動作完成。在此時序中，電容C1執行升壓動作(boost)，而電容C2則執行 重置動作(reset)。

第二章 背景回顧 M5 M₃ M1 M₈ M7 INV C₁ C₂ - V_DD + V_DD 0 V_DD 0 -V_DD 0 VDD 0 Reset Boost 圖 2.9 拔靴帶式驅動器操作原理(輸入由 0 轉VDD) 0 20 40 60 80 100 120 140 160 180 200 220 240 260 20 40 60 80 100 120 140 160 180 200 Loading Capacitor (fF) T ran si ti o n T im e ( n s) 4 6 8 10 12 Im p ro vem en t ( ti m es) JSSC_DRIVER CMOS_INV 圖2.10 拔靴帶式驅動器與傳統 CMOS 反相器比較

第二章 背景回顧 拔靴帶式驅動器與傳統CMOS反相器比較圖如 2.10，結果可看出此類型拔靴帶式電 路較適合用於驅動大負載，原因為電路升壓的效果決定在升壓電容(C1與C2)與後端反相 器寄生電容(M7與M8的閘級)的相對大小，並非直接面對負載電容，因此較適合傳輸線系 統的中繼器應用。 總結此類型的拔靴帶式驅動器的優點：(1) 可放大輸入訊號的擺幅，以增加後端電 晶體的驅動電壓(提供 2VDD於N型電晶體；-VDD於P型電晶體)，因此在低電壓應用時的 效果較佳。(2) 升降壓效果與負載電容無直接關係，適合於大負載的應用。(3) 以擺幅 較大的訊號驅動電晶體，使電晶體擺脫低壓的環境，因此，製程變異的影響程度將減少。 雖然此類型的拔靴帶式電路較適合應用在低操作電壓的環境，但是電路仍遭受許多 非理想效應的影響，將會造成升降壓的效果不良、升降壓節點漏電嚴重、電容充電不及 造成ISI 抖動等等，以上的非理想效應使拔靴帶式電路仍有許多改善空間。關於上述的 非理想效應將一倂在第四章詳述。

第三章 晶片內部匯流排電路

第三章

晶片內部匯流排電路

3.1 晶片內部匯流排電路

在此章節中，將依序介紹晶片內部連接線模型的建立方式、傳輸線系統的時間常數 計算、與傳輸線系統的效能估算與驗證。在晶片內部連接線模型的建立方式中，可分三 個部份：一為晶片內部連接線電阻的建立，二為晶片內部連接線電容的建立，最後則為 晶片內部連接線電阻與電容的驗證；在傳輸線系統的時間常數計算中，可分為兩個部 份：一為晶片內部連接線的時間常數計算，二為中繼器系統的時間常數計算；本章節最 後則為傳輸線系統的效能估算與驗證，在此節中將提供計算推導與實際模擬的比較結 果，探討晶片內部連接線模型在此製程下的準確性。

第三章 晶片內部匯流排電路

3.2 晶片內部連接線模型

晶片內部連接線模型(on-chip interconnect model)如圖 3.1 與圖 3.2 所示。其中W 為連接線寬度，S為連接線間距，T為連接線與上下層金屬的間距，TOX為連接線金屬層 的厚度，而電容部分：CC為連接線與同一層金屬之間的耦合電容，Ca為連接線與上下層 金屬之間的平面電容，Cf為連接線的邊緣電場電容。以下就連接線電阻與連接線電容的 建立分別說明。 W S TOX Bottom Top T Metal Metal Metal 圖3.1 晶片內部連接線模型

Substrate

Ca₁ Cf₁ Cf1 Cc Bottom Top Metal Metal Metal Cc Cf₂ Ca₂ Cf₂ 圖3.2 晶片內部連接線電容模型

第三章 晶片內部匯流排電路

3.2.1 晶片內部連接線電阻 (Interconnect Resistance)

參考圖3.1，連接線的單位長度阻值可表示為下式，其中 ρ 為金屬材質的介電阻率： WIRE OX r W T ρ = × (3.1) 以上的計算方式只要查得製程參數即可有效求出連接線單位長度的大小，但實際上 的金屬層厚度並非均勻，因此式3.1 所得的數值將與實際數據有所誤差，此誤差對於之 後全區域匯流排的效能估算影響甚鉅。在UMC90 的製程文件中說明了各層金屬方塊的 電阻值統計數據，如表格 3.1 所示。其中考慮誤差分為 max、type、min 三種數據，以

metal3 為例，一塊 0.14um×0.14um 的 metal3 的金屬方塊電阻值為 76~134mOhm，本設

計使用type 的值作為設計依據，進而推導出單位長度的連接線電阻值，如式 3.2 所示，

其中L 為連接線總長度：

R 105m= Ω× ÷L 0.14

=750mΩ×L (3.2)

表格3.1 UMC90nm 金屬方塊電阻值

Sheet Resistance of Metal (UMC90nm)

Metal Layer Min. Typ. Max. Unit

Metal1 (W=0.12um) 83 115 147 mOhm/sq

Metal2~6 (W=0.14um) 76 105 134 mOhm/sq

第三章 晶片內部匯流排電路

3.2.2 晶片內部連接線電容 (Interconnect Capacitance)

參考圖3.2，連接線的單位長度電容值可表示為，其中W為連接線寬度，S為連接線 間距， CC為連接線間的耦合電容，Ca為連接線與上下層金屬間的平面電容，Cf為連接 線的邊緣電場電容。： f WIRE C a C C C C W S = + ⋅ + (3.3) 與電阻的情況相同，上列算出的CWIRE值與實際狀況仍有差距，在UMC90 的製程文 件中列出了各金屬層連接線在各種情況下的連接線電容值，如表格3.2 所示。在此以連 接線為metal3，連接線寬與線距皆為最小值 0.14um，上方無其他層金屬覆蓋，下方為 substrate的環境為例。在此狀況下，metal3 金屬連接線與substrate間的平面電容為 0.00243fF per um；metal3 金屬連接線與substrate間的邊緣電場電容為 0.00243fF per um； 而metal3 金屬連接線間的耦合電容為 0.00243fF per um，因此可以求出metal3 晶片內連 接線的單位長度電容為：

WIRE c a f

C =(2C +C +2C ) L 0.1856 L(fF)× = × (3.4)

表格3.2 UMC90nm 晶片內連接線電容值

Metal3 above substrate (UMC90nm)

Width Space Ca (fF/um) Cf (fF/um) CC (fF/um) Csum(fF/um) 0.14 0.14 2.43E-03 3.62E-03 8.80E-02 1.86E-01 0.14 0.28 2.71E-03 4.78E-03 5.36E-02 1.20E-01 0.14 0.42 2.69E-03 5.96E-03 3.56E-02 9.17E-02

第三章 晶片內部匯流排電路

3.2.3 晶片內連接線電阻與電容的驗證

接著將先前得到的晶片內連接線的單位長度電阻與電容，與實際佈局後做驗證。驗 證的方式為：在連接線的兩端皆擺放中繼器(repeater)，以模擬一段置入了中繼器的晶片 內部連接線系統，如圖3.3 所示。在此使用的中繼器為 CMOS 反相器。 圖3.3 置入中繼器的晶片內部連接線 在佈局的驗證環境中，擁有五組傳輸線系統的佈局如圖3.4。其中反相器的 contact 與不同金屬間的耦合電容將會影響到節點的寄生電阻與電容的大小，為了準確地求出單 純傳輸線部分的內連接線電阻與電容，以下使用了兩種方法：在電阻部分，將一段長度 為L 並兩端皆上中繼器的佈局，扣除掉相同情況但長度為最小的佈局，即可求出此段長 度為L 的內連接線電阻值，如圖 3.5；在電容部分，將一段擁有五組且長度為 L 的佈局， 扣除掉相同長度但只有一組的傳輸線佈局，即求出此段長度為的內連接線電容值，如圖 3.6 所示。 |Å L um Æ| 圖3.4 擁有五組傳輸線系統的佈局

第三章 晶片內部匯流排電路 圖3.5 連接線電阻的求法 圖3.6 連接線電容的求法 最後，將之前方程式所求得的電阻與電容值與佈局所得作比較，比較結果如表格3.3 所 示。 表格3.3 計算後與佈局所得的電阻值與電容值比較 連接線電阻 連接線電容 長度 (um) 計算 (Ω) 佈局 (Ω) 誤差 長度 (um) 計算 (fF) 佈局 (fF) 誤差 50 37.5 36.23 3.4% 50 9.32 9.36 0.4% 100 75 72.70 3.0% 100 18.64 18.3 1.8% 150 112.5 109.10 3.0% 150 27.96 26.7 4.5% 200 150 145.53 3.0% 200 37.28 25.4 5.0%

第三章 晶片內部匯流排電路

3.3 傳輸線系統的時間常數計算

在計算出晶片內部連接線的單位電阻與電容值之後，我們需進一步求出傳輸線的時 間常數，以求出傳輸線的傳輸延遲。此章節介紹時間常數的計算方式，分為兩個部份： 晶片內部連接線的時間常數計算與中繼器系統的時間常數計算，以下將依序做說明。

3.3.1 晶片內連接線的時間常數

晶片內連接線的時間常數表示方式分為RC 結合式模型(Lumped)與 RC 分散式模型 (Distributed)兩種[11]。其中 RC 結合模型如圖 3.7 所示，其為將內部連接線上所有的電 阻與電容，合併為一個大電阻與大電容來表示，此為粗略的近似方式，其時間常數為： R C τ = × (3.5) 圖3.7 RC 結合式模型 RC 分散式模型是將連接線上的電阻與電容分散來表示，如圖 3.8 所示。每個電容 的充放電路徑所經過的電阻值皆不同，其時間常數計算參考艾莫爾延遲(Elmore delay)[6] 如式3.6，其中 N 為傳輸線切割的段數，N 的值愈大，所得的時間常數值愈準確。 j N j i j 1 i 1 C R = = τ =

∑ ∑

= R C× +(R +R)×C+ +... (R + R+ +... R)×C

第三章 晶片內部匯流排電路 RC N 1 2 N + = × RC(N >> 1) 2  (3.6) 圖3.8 RC 分散式模型

3.3.2 中繼器系統的時間常數

接著介紹中繼器驅動連接線負載時的時間常數計算方式。首先，考慮中繼器驅動長 度為L 的連接線負載時，示意如圖 3.9。在此情況下，中繼器系統的等效電路如圖 3.10 所示[11]，則計算所得到的時間常數為： w o GD o R w o w GS R C (R )C (R R )C 2 τ = + + + + (3.7) 若考慮連接線長度L 與中繼器並聯個數為 M，代入式 3.7，則時間常數表示為： o o w o gd w w gs r r r L r (C M) ( )(c L) ( r L)(C M) M M 2 M × τ = × + + × + + × × r (C_{o gd} C ) (_gs r co w r C_{w gs} M) L 1r_w c_w L2 M 2 = + + + × × + × × (3.8) 其中，R =_o ro ; C_GD=C_gd M ; C_GS=C_gs M ; R =r_{w w} L ; C =c_{w w} L M × × × × 。

第三章 晶片內部匯流排電路 圖3.9 中繼器驅動長度為 L 的晶片內連接線 圖3.10 中繼器系統等效電路

3.4 傳輸線系統的效能估算與驗證

在計算出中繼器系統的時間常數之後，可以進而去估算整個傳輸線系統所能達到的 資料傳輸速率。首先，參考基本充電公式為： DD V(t) V t= −τln(1− ) _(3.9) 若將訊號的轉態時間定義為20% ~ 80%V_DD，則訊號的上升時間可表示為： DD DD (0.2V ~0.8V ) 0.2_0.8 t = τ− ln( ) 1.386= τ (3.10) 接著若規定訊號的轉態時間不得超過0.15UI，則系統可操作的資料傳輸率則為：

第三章 晶片內部匯流排電路 T 0.15 1.386× ≥ τ 1 0.15 T 1.386 Data rate ≤ τ = (3.11) 因此藉由求出連接線模型的時間常數，根據式3.11 即可估算出匯流排系統可操作的 資料傳輸速率。為了驗證以上計算式的準確性，本論文將對計算結果與實際模擬結果作 比較。首先就模擬部份，在此實現了以傳統反相器為中繼器的晶片內部匯流排系統，操

作電壓為0.2V，總長度為 10mm，在每段長度不同(Length per segment)與並聯中繼器個

數(M)改變之下，系統可達的最高資料傳輸率如圖 3.11 所示。 M=1 M=2 M=3 M=4 M=5 M=6 M=7 M=8 M=9 M=10

Length per segment (um)

200 400 600 800 1000 1200 1400 1600 1800 10 20 30 40 50 60 70 80 90 100 110 Data Rat e (M bp s) M=10 M=1 2000 0 圖3.11 使用傳統中繼器的晶片內匯流排在 0.2V 下可達的資料傳輸率 最後將先前所得的計算方式與實際模擬結果合併比較，如圖3.12 所示。在此圖中實 線部分為模擬結果；虛線部分為計算結果，以 Matlab 將方程式的曲線繪製出來。由結 果可看出，發生最大誤差的情形為：當中繼器並聯個數為10，且每小段連接線長為 25um 時，誤差量為6.05%。因此，以上預估晶片內部匯流排系統的最高資料傳輸率的方式，

第三章 晶片內部匯流排電路 有著很好的準確性，因此本論文將使用此估計方式作為往後設計的依據。 M=1(hspice) M=2(matlab) M=2(hspice) M=2(matlab) M=4(hspice) M=4(matlab) M=8(hspice) M=8(matlab) MAX error : 6.05% MIN error : 3.73% 1 100 Data Rat e (M bp s)

Length per segment (um)

200 400 600 800 1000 1200 1400 1600 1800 2000 0 10 M=1 M=2 M=4 M=8 (log scale) 圖3.12 晶片內匯流排系統最高資料傳輸率的模擬與計算結果比較圖

第四章 中繼器電路

第四章

中繼器電路

4.1 前言

隨著半導體製程的精進，在晶片中傳輸線系統所造成的傳輸延遲將更加嚴重，為了 降低傳輸線的延遲，在傳輸線內置入中繼器(repeater)為一種解決方法。在一般的設計 中，使用傳統的CMOS 反相器作為中繼器，而此方法改善延遲的概念如圖 4.1 [6]。 L L / 3 L / 3 L / 3 圖 4.1 傳輸線內置入中繼器 在未置入中繼器的情況下，傳輸線的時間常數τ = ×R C，訊號上升與下降時間為 (在此定義為 )，傳輸延遲為 ( )；而在傳 輸線中置入兩個中繼器之後，傳輸線被切為三段，此時傳輸線的訊號上升與下降時間為： 1.386RC 20% ~ 80%V_DD 0.693RC 0% ~ 50%V_DD

第四章 中繼器電路 r f R C 1 T T 1.386( ) 1.386( RC) 3 3 9 = = × = × (4.1) 傳輸線的傳輸延遲則為： D d d R C R C R C T 0.69( ) t 0.69( ) t 0.69( ) 3 3 3 3 3 3 = × + + × + + × 0.69(1 RC) 2t_d 3 = × + (4.2) 在此td為中繼器的傳輸延遲，若t_d 0.69 1R 3 ×  C ，則在傳輸線置入中繼器可有效提升傳 輸線的操作頻率與降低傳輸延遲。 請注意以上結果成立在：中繼器轉態時的電阻( )遠小於傳輸線阻值( )的假 設之下。若操作在低操作電壓時，中繼器的電流驅動能力下降，中繼器在轉態時的電阻 將遠大於傳輸線阻值。因此將傳輸線切為三段後，傳輸線的訊號上升與下降時間可改寫 為： INV R R_WIRE WIRE

r f INV INV WIRE

C 1

T T 1.386(R ) 1.386( R C )

3 3

= = × = × (4.3)

傳輸線的傳輸延遲則為：

WIRE WIRE WIRE

D INV d INV d INV

C C C

T 0.69(R ) t 0.69(R ) t 0.69(R )

3 3 3

= × + + × + + ×

第四章 中繼器電路 原因為無論置入再多的中繼器， 皆為定值，如要改善傳輸延遲必須降低 。在一 般的設計中，會增加中繼器並連個數以降低 ，在低電壓操作時，此方法改善的效果 並不明顯，而並連過多的中繼器會增加電路整體的寄生電容，反而增加不必要的功率消 耗，違反了低功率消耗的精神。 INV R R_INV INV R 由上述的結果得知，在低操作電壓的環境中，若使用傳統的反相器作為中繼器，將 無法改善傳輸線系統的傳輸延遲，為了解決此問題，在此論文的設計中使用拔靴帶式電 路技巧，在不增加另一組較高壓的電壓源前提之下，提升反相器的驅動電壓，降低反相 器在轉態時的導通電阻 ，再將之置入晶片內匯流排中作中繼器用，如此一來傳輸線 的操作電壓與傳輸延遲皆可獲得有效的改善。 INV R 此外考慮電晶體在次臨界區(sub-threshold)操作時，電晶體汲極的電流公式為 [12]： GS t DS DS T T V V ηV V nV V D 0 I I e (1 e − + − = × × − ) V (4.5)

其中Vt為電晶體的門檻電壓(threshold voltage)、VT為電晶體的熱電壓(thermal voltage)、n

為電晶體在次臨界區的斜率因子、η為汲極引發能帶降低效應因子(DIBL:Drain-Induced Barrier Lowering)， 為電晶體I₀ V_GS = _t時的汲極電流，可表示為： 2 o o ox T W I C (n 1)V L = μ − (4.6) 由式(4.5)可知，在電晶體操作在次臨界區時，汲極電流與電晶體門檻電壓的變化呈 指數關係，因此電晶體的驅動能力受到製程變異的影響甚鉅，如圖4.2 所示，其中不同 的曲線為不同製程邊界(process corner)下N型電晶體的汲極電流，觀察可知在VGS為 0.2

第四章 中繼器電路 伏特，也就是操作在次臨界區時，電流的變異將達18.5 倍，而VGS為 0.4 伏特時，電流 的變異減少為2.9 倍。因此本設計中使用拔靴帶式電路，可將由 操作的訊號振幅 擴展為 ；此外在電晶體關閉電壓方面，當V DD 0 ~ V DD DD V ~ 2V − GS為0 伏特時，仍有約 100nA~1nA 的漏電流，當VGS為 伏特時，漏電流降至約1nA~100pA。總結以上優點：使用拔靴 帶式電路而不僅可以增加電晶體的驅動能力，減少電路對於製程變異的影響，還可減少 電晶體在非導通時的漏電流。 0.2 − 圖 4.2 N型電晶體在不同corner下，汲極電流對VGS電壓關係圖

第四章 中繼器電路

4.2 拔靴帶式電路

本論文設計了兩種全新的拔靴帶式反相器電路，以下分別稱為型態一(type1)與型態 二(type2)拔靴帶式反相器。本節將介紹拔靴帶式電路的操作原理與改善效果，並分析不 同類型的拔靴帶式電路優缺點。

4.2.1 型態一拔靴帶式反相器 (Bootstrapped Inverter–Type1)

-V_DD 2V_DD -V_DD 2V_DD V_IN V_OUT C₁ C₂ INV VDD V_DD M_N1 MN2 M_P2 M_P1 MN3 M_P3 圖4.3 型態一拔靴帶式反相器 型態一拔靴帶式反相器電路如圖4.3，電晶體MN1與MP1負責電容的充放電，電晶體 MN2與MP2為開關，反相器INV與電晶體MN3、MP3為傳統架構的CMOS反相器，電容C1與 C2為升降壓電容。此電路可提供上下擺幅為正兩倍至負一倍操作電壓的數位訊號，驅動 後方CMOS反相器電路以達增速效果。

第四章 中繼器電路 電路的操作動作如圖4.4，當輸入訊號為VDD轉0 時，電容C1上儲存的VDD電壓差使 電晶體MN2的源極降壓至-VDD，而反相器INV的輸出為 0 轉VDD，導通電晶體MN2將-VDD 的電壓傳遞至後方，驅動CMOS反相器。同時電晶體MP1導通，電容C2儲存電壓差VDD。 在此時序中，電容C1執行升壓動作(boost)，電容C2執行重置動作(reset)。 C₁ C₂ INV V_DD V_DD V_DD 0 -V_DD 0 VDD 0 VDD 0 - V_DD + Reset Boost M_N2 MP1 M_N3 M_P3 圖 4.4 型態一拔靴帶式反相器操作原理(輸入由VDD轉0) 當輸入訊號由0 轉VDD時電路的動作如圖4.5，電容C2上儲存的VDD電壓差使電晶體 MP2的源極電壓由VDD推至2VDD，而反相器的輸出由VDD轉0，導通電晶體MP2使將2VDD 的電壓傳遞至後方，驅動CMOS反相器。同時電晶體MN1導通，電容C1儲存VDD電壓差。 在此時序中，電容C1執行重置動作(reset)，電容C2執行升壓動作(boost)。

第四章 中繼器電路 C₁ C₂ INV V_DD V_DD 0 V_DD 0 2V_DD V_DD VDD 0 Reset Boost + V_DD -M_N1 M_P2 M_N3 M_P3 圖 4.5 型態一拔靴帶式反相器操作原理(輸入由 0 轉VDD) V_IN VOUT n1 n2 n3 V_IN V_OUT n1 n2 n3 圖 4.6 型態一拔靴帶式反相器各節點電壓波形圖

第四章 中繼器電路 圖 4.6 為電路在操作時各節點的電壓波形，因為受到節點的寄生電容影響，使得升降 壓效果不如預期的2VDD至-VDD之外，另外可看出節點一(n1)在高壓、節點二(n2)在低壓 時，皆遭遇到反相電流與漏電流的影響使電位流失，以上非理想效應造成的問題與解決 方式將在之後章節詳述。 0 20 40 60 80 100 120 140 160 180 200 220 240 260 20 40 60 80 100 120 140 160 180 200 Loading Capacitor (fF) Tr a n s it ion Ti m e ( n s ) 16 18 20 22 24 26 28 Im pr ov e m e nt ( ti m e s ) Type1_BSINV CMOS_INV 圖4.7 型態一拔靴帶式反相器與傳統 CMOS 反相器比較 此型態的拔靴帶式反相器與傳統CMOS 反相器比較如圖 4.7，可看出其改善的效果 比起先前章節所介紹的Direct Bootstrapped 反相器與拔靴帶式驅動器好上許多，雖然輸 出轉態時間的改善效果與輸出負載無直接的關係，但仍然會受到輸入訊號所影響，原因 為下：此類拔靴帶式電路是使用訊號本身的轉態來執行升降壓動作，當輸入訊號的轉態 速度變慢時，電路受到短路電流的影響增加，進而影響電路的升降壓效果，因此由圖4.7 的結果可看出此拔靴帶式反相器改善的效果將隨著負載電容的增加而變差。

第四章 中繼器電路

4.2.2 型態二拔靴帶式反相器 (Bootstrapped Inverter–Type2)

型態二拔靴帶式反相器電路如圖4.8，與型態一類似，電晶體MN1與MP1負責電容的

充放電，電晶體MN2與MP2為開關，反相器INV1、 INV2、 INV3與電晶體MN3、MP3為傳 統架構的CMOS反相器，電容C1與C2為升降壓電容。此電路可提供上下擺幅為正兩倍至 負一倍操作電壓的數位訊號，驅動後方CMOS反相器電路以達增速效果。 -V_DD 2V_DD -V_DD 2V_DD M_N1 V_IN V_OUT C₁ C₂ INV1 V_DD M_N2 M_P2 MP1 INV₃ INV₂ M_N3 M_P3 圖4.8 型態二拔靴帶式反相器 電路的操作動作如圖4.9，當輸入訊號為VDD轉0 時，電容C1上儲存的VDD電壓差使 電晶體MN2的源極降壓至-VDD，而反相器INV1的輸出為0 轉VDD，導通電晶體MN2將-VDD 的電壓傳遞至後方，驅動CMOS反相器。同時電晶體MP1的閘級電壓為-VDD，電晶體MP1 導通，電容C2儲存電壓差VDD。在此時序中，電容C1執行升壓動作(boost)，電容C2執行 重置動作(reset)。

第四章 中繼器電路 C₁ C₂ INV₁ VDD INV₃ INV₂ V_DD 0 V_DD 0 0 0 0 V_DD VDD -V_DD - V_DD + Reset Boost M_N2 M_P1 M_N3 M_P3 圖 4.9 型態二拔靴帶式反相器操作原理(輸入由VDD轉0) V_DD 0 V_DD 0 C1 C₂ INV₁ INV3 INV₂ V_DD 2V_DD V_DD 0 V_DD 0 Reset Boost + V_DD -M_N1 M_P2 M_N3 M_P3 圖 4.10 型態二拔靴帶式反相器操作原理(輸入由 0 轉VDD) 當輸入訊號由 0 轉VDD時，電路的動作如圖 4.10，電容C2上儲存的VDD電壓差使電 晶體MP2的源極電壓由VDD推至 2VDD，而反相器INV1的輸出由VDD轉 0，導通MP2使將

第四章 中繼器電路 2VDD的電壓傳遞至後方，驅動CMOS反相器。同時電晶體MN1閘級電壓為2VDD，電晶體 MN1導通，電容C1儲存VDD電壓差。在此時序中，電容C1執行重置動作(reset)。，電容C2 執行升壓動作(boost)。 V_IN VOUT n1 n2 n3 VIN _V OUT n1 n2 n3 圖 4.11 型態二拔靴帶式反相器各節點電壓波形圖 圖4.11 為電路在操作時各節點的電壓波形。同樣地，受到節點的寄生電容影響，使 得升降壓效果不如預期的 2VDD至-VDD。但與型態一拔靴帶式反相器電路所不同的是， 在節點一(n1)與節點二(n2)中遭受反相電流與漏電流影響使電位流失的問題，在型態二 的電路中已解決。 型態二的拔靴帶式反相器與傳統CMOS反相器比較如圖 4.12，同樣地可看出其在輸 出驅動能力改善效果上，比起先前章節所介紹的拔靴帶式電路好上許多。而在型態一拔 靴帶式電路中，驅動能力改善的效果仍受輸出電容負載所影響的問題，型態二的電路也

第四章 中繼器電路 已解決，原因是電路前端的反相器(INV1、INV2與INV3)將升降壓電容(C1與C2)與輸入隔 開，如此一來即使輸入訊號的轉態時間較長，但經過電路前端的反相器後，訊號重整為 斜率較陡峭的數位訊號，避免後端電路因訊號轉態緩慢，而受短路電流影響，造成升降 壓的效果不如預期。因此依其功能，在此可稱前端的反相器有對波形整型(shaping)的效 果。 0 20 40 60 80 100 120 140 160 180 200 220 240 260 20 40 60 80 100 120 140 160 180 200 Loading Capacitor (fF) Tr a n s it ion Ti m e ( n s ) 20 22 24 26 28 30 32 34 Im p ro v em en t ( ti m es) Type2_BSINV CMOS_INV 圖4.12 型態二拔靴帶式反相器與傳統 CMOS 反相器比較 總結型態一與型態二拔靴帶式反相器的優點：(1) 在低壓時的反相器驅動能力改善 效果良好。(2) 升壓電容的大小與負載無直接關係，適合大負載的應用。(3) 升壓後， 電路受製程變異的影響較小。(4) 使用電晶體個數少，電路簡單而容易設計。(5) 非理 想效應的影響，在型態二拔靴帶式反相器中已解決，不需複雜的電路機制，就能使電路 更貼近實際應用，可行性更高。

第四章 中繼器電路

4.3 非理想效應

在傳統的拔靴帶式電路中，遭受到反向電流、寄生電容、ISI 抖動與漏電流的影響， (如圖 4.13，在此以型態一拔靴帶式反相器為例)，將使得升降壓效果不如預期，無法到 達預定的規格之外，在晶片內匯流排的中繼器應用上，還會使輸出眼狀圖(eye diagram) 的抖動(jitter)逐級累積，問題將更加嚴重。在參考先前的拔靴帶式電路中，並無針對這 些非理想效應做詳細的分析及有效的解決，或是解決方式所付出的代價過大。例如在 VLSI2008 的設計中[10]，額外使用兩個電容，用以增加電晶體的充放電能力與降低反相 電流的影響，但增加電容將使晶片面積大幅增加。以下將依序介紹非理想效應對多種拔 靴帶式電路造成的影響與解決方式。 reverse current Parasitic capacitor ISI jitter V_IN V_OUT 圖4.13 拔靴帶式反相器的非理想效應

第四章 中繼器電路

4.3.1 反向電流(Reverse Current)

反向電流的問題存在於許多拔靴帶式電路中，將造成電路升降壓的效果不如預期、 升降壓節點電位流失、與電容充放電時間過長等問題。圖4.14 為拔靴帶式電路常使用的 升降壓元件，使用到的拔靴帶式電路如圖4.15 [9][10]。而反向電流所造成的原因為：首 先見圖4.14 左，當輸入訊號VIN由 0 轉VDD時，VB的電壓將升壓至兩倍操作電壓，在升 壓的過程中，由於電晶體為對稱，使得電晶體的源、汲極反轉，此時VSG的電壓差將使 電晶體產生反向電流流入電源端，造成儲存在電容上的電荷流失至電源端，雖然此時流 回電源端的電荷並不會造成額外的功率消耗，但卻會在升壓的過程中造成 的升壓電 位損失，使電路的升壓效果不如預期。 V Δ reverse current V_IN V_B ∆V VDD V_DD t t 2V_DD ∆t 圖4.14 拔靴帶式反相器的非理想效應 在此估算ΔV對升降壓造成的影響，假設輸入訊號的轉態時間為Δt，則ΔV為 SG SD T T t+Δt D t V -|Vtp| -V t+Δt _{nV V} 0 t 1 ΔV= I dt C 1 = I e (1-e ) dt C × ×

∫

∫

(4.7)

第四章 中繼器電路 在此 為電晶體I₀ V_GS =V_t時的汲極電流(式 4.6)，VT為電晶體的熱電壓(thermal voltage)， n為電晶體在次臨界區的斜率因子。 在此假設VB為線性上升，則 DD SD V V t Δt = × Δ- V，且V_SG =V -_DD ΔV，此時ΔV為 DD DD T T V -( t- ) (V - )-|Vtp| Δt t+Δt nV V 0 V V Δ Δ t 1 ΔV= I e (1-e ) dt C × × ×

∫

(4.8) 繼續化簡式子，最後可將ΔV表示為 DD DD T T DD DD T T DD DD T T DD T V -( t) V -V|tp| _t+Δt Δt nV V 0 t V -V|tp| -V t t=Δt nV T V Δt 0 _t=0 DD V -V|tp| -V nV T V T 0 DD DD V -V|tp| nV 0 1 ΔV= I e (1-e ) dt C V Δt 1 = I e [t+ e ] C V V Δt V Δt 1 = I e [(Δt+ e ) - (0+ )] C V V 1 = I e [(Δt+ C

|

× × × × × × × × × × ×

∫

V DD T -V V T DD Δt (e -1) ] V (4.9) 接著將得到的4.9 式代入實際例子，當模擬環境為：操作電壓V = 0.2V_DD 、C = 100fF， DD T V -Vt nV 0 I ×e =80nA， (操作在 2Mbps)時，則計算出的Δ ，模擬結果 。雖然4.9 式為一近似的結果，但我們可藉由此式了解反向電流對升降壓效 果的影響，在以上的例子中影響達 13.5%( )，而當訊號的轉態時間愈長， 反向電流影響的程度將更顯嚴重。另外此電路在不同corner 的表現上，升降壓效果將難 以預測；因此，解決反向電流所造成的問題，將能使拔靴帶式電路更貼近實際應用。 Δt=32ns V = 22mV ΔV = 27mV 27mV/200mV

第四章 中繼器電路

Proposed Type1 VLSI 2008

JSSC 1997 VLSI 2008 Proposed Type1

JSSC 1997 圖4.15 各種拔靴帶式電路的升降壓元件 反向電流的實際影響可由圖4.16 的模擬中看出，圖 4.16 上為升壓節點n1 的電壓， 圖4.16 下為流經電晶體MP1的電流，首先觀察反向電流最大值發生在訊號轉態時，將造 成升壓效果的影響；然而在穩態仍有反向電流持續產生，將造成升壓節點的電位流失， 因此當電容充電時，需要較長的時間才能將電容充滿，這部份將限制電路操作速度。 373mV 103nA Vo ltage(n1) Cu rr en t( Mp 1)

(Segment length = 1000um ; Data rate = 2Mbps ; 10th segment)

„Proposed Type1

n1

MP1

M_N1

第四章 中繼器電路 為了解決反向電流的問題，必須將圖4.3 中的電晶體MN1與MP1的閘極接至升降壓的 節點，如下圖4.17 所示，但此電路卻產生另一個問題：當輸入訊號由低轉高時，節點 1 的電壓上升，由於反相器INV1 存在傳輸延遲td，使節點 1 的高壓需等待td的時間，電晶 體MP2才會導通，進而關閉電晶體MP1。因此，在等待的這段時間，儲存在節點1 的電荷 不斷經由電晶體MP1流至電源端，且此時電晶體MP1的VSG為2VDD在導通，故此時轉態的 反向電流將非常大，嚴重影響到電路的升降壓效果。 M_N1 VIN C₁ C₂ INV₁ VDD M_N2 M_P2 M_P1 M_N3 M_P3 V_DD VOUT V_IN V_n1 ∆V V_DD V_DD t t 2V_DD

td

I_MP1 t n1 圖4.17 修正後的型態一拔靴帶式反相器 修正過後的型態一拔靴帶式反相器模擬結果如圖4.18，與原先的版本做比較，修正 過後的電路，確實可以消除電路在穩態時的反向電流，使得電位在穩態得以保持。但因 為在轉態時的反向電流問題更加嚴重，導致升壓的結果反而比原先的電路還差。

第四章 中繼器電路 Vo ltage (n1 ) Curr en t( Mp1) type1 type1_new

(Segment length = 1000um ; Data rate = 2Mbps ; 10th segment)

322mV 373mV 103nA 362nA 圖4.18 反向電流對修正後的型態一拔靴帶式反相器所造成的影響 為了要改善轉態時的反向電流問題，首先必須解決圖4.17 中，節點 1 的等待時間td。 也就是設法使電晶體MP2先導通，接著節點 1 才開始進行升壓動作。以上的想法，可由 變更前方反相器的擺放方式來達成，此也為型態二拔靴帶式反相器電路產生的由來。 反向電流對型態二拔靴帶式反相器電路的影響，可由圖4.19 的模擬結果來觀察。由 結果可以看出，型態二的拔靴帶式反相器電路不僅抑制穩態時的反向電流，更降低了轉 態時的反向電流，因此解決了升壓時節點電位流失的問題之外，還改善了電路升降壓的 效果。此外，由於在型態二的電路中，負責充放電的電晶體MN1與MP1動作時，VGS(VSG) 為2VDD，因此電晶體的電流提供能力增強，將大幅減少升降壓電容(C1、C2)的充放電等 待時間。

第四章 中繼器電路 „ Type1 _„Type2 n1 n1 M_P1 MP1 M_N1 M_N1 383mV 373mV 103nA 48.4nA V o lt ag e(n 1) Curr en t(Mp1) type1 type2

(Segment length = 1000um ; Data rate = 2Mbps ; 10th segment)

圖4.19 反向電流對型態一與型態二拔靴帶式反相器所造成的影響

總結來說，型態二拔靴帶式反相器解決了其他拔靴帶式反相器電路，所遭遇到的反 向電流問題，不僅提升了升降壓效果、解決升降壓節點電位流失問題、減短電容充放電 時間，更因為其電路架構簡單的特色，使此電路的可行性更高。

第四章 中繼器電路

4.3.2 寄生電容(Parasitic Capacitor )

寄生電容為所有拔靴帶式電路皆會遭遇到的問題，將造成電路的升降壓效果下降。 拔靴帶式電路的升壓元件等效電路如圖 4.20，寄生電容(CP)將與升壓電容(CB)進行分 壓，因此節點VB的升壓量為[10]： B B I B P C ΔV = ΔV C +C N (4.10) 欲降低寄生電容的影響，可考慮的方式為：使用較大的升壓電容與減少升降壓節點的電 晶體尺寸，以降低寄生電容大小。在以往的設計中，為了減少升壓電容的充放電時間， 負責充電的電晶體尺寸會比較大，此作法將造成寄生電容增加，進而影響升壓的效果。 因此，在寄生電容無法縮小的前提之下，為了要有較好的升降壓，勢必要使用較大的升 壓電容，如此一來卻增加了電路整體面積。 C_B: Boost cap. Cp: Parasitic cap. 圖4.20 寄生電容與升壓電容等效電路 圖4.21 為改變升壓電容大小對升壓的影響作圖，可看出當選用的升壓電容較小的時 候，升壓效果受寄生電容的影響較為嚴重。在此的理想曲線為不考慮反向電流的影響

第四章 中繼器電路 下，可達到的升壓電壓，因為型態二拔靴帶式反相器已解決反向電流的問題，所以升壓 的效果較趨近理想曲線。此外，由於型態二拔靴帶式反相器的電路中，負責充放電的電 晶體可選用較小的尺寸，因此對寄生電容的影響程度也比較小。 若要考慮反向電流的影響，則節點VB的升壓量則寫為： B B IN REVERSE _ CURRENT B P C ΔV = ΔV ΔV C +C − (4.11) 總結以上，對升壓效果產生影響的兩項因素為：反向電流與寄生電容。針對反向電流的 問題，在 VLSI2008 的設計中額外使用了兩顆電容來解決[10]；而在我們的設計中，使 用簡單的電路技巧即可解決反向電流的問題，即為型態二拔靴帶式反相器電路的優點， 不需增加額外電路負擔。另外針對寄生電容的問題，雖然無可避免，但在型態二拔靴帶 式反相器電路中，負責充放電的電晶體不需太大，因此被寄生電容的影響程度較小。 0.18 0.20 0.22 0.24 0.26 0.28 0.30 0.32 0.34 0.36 0.38 0.40 0.42 0 10 20 30 40 50 60 70 80 90 100 CB(fF) VB (V o lt) Ideal Type2 Type1 圖4.21 升壓電容大小對升壓結果的影響