針對射頻系統之低相位雜訊與高調變頻寬CMOS壓控振盪器設計
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(2) 針對射頻系統之低相位雜訊與高調變頻寬 CMOS 壓 控振盪器設計 指導教授：葉文冠 教授 國立高雄大學電機工程研究所 學生：盧貫中 國立高雄大學電機工程研究所 摘要 本 論 文 之 研 究 著 重 在 於 鎖 相 迴 路 之 壓 控 振 盪 器 （ Voltage-Controlled Oscillator）線路設計，希望以達到低電壓操作、低相位雜訊、較大頻率調整範圍、 減小面積並同時達到低功率損耗為目標。我們採用安捷倫(Agilent)科技公司所開 發的 ADS(Advanced Design System)模擬系統來設計電路並完成電路製作，再透 過國家晶片系統設計中心(CIC)申請晶片下線，並採用 TSMC 0.18μm 1P6M 製程 技術將實際電路製作完成。 本論文利用基板偏壓(Body-biased)結構來提高可調變頻寬（Tuning Range）。 前後共完成兩個電路，其調變頻寬都大於600MHz，且相位雜訊(Phase Noise)在 位移頻率1MHz時皆小於-132dBc，振盪頻率範圍從4.8GHz~5.4GHz，而晶片面積 則為0.9 x 0.74mm2，操作電壓設定為1.8V，功率損耗皆小於25mW。本論文所設 計之VCO線路可應用於IEEE 802.11a WLAN(wireless LAN) 通信協定。 關鍵字：壓控振盪器、調變頻寬、相位雜訊、基板偏壓. １.
(3) An Efficient CMOS VCO Design with Low-Phase-Noise and High Tuning Range for RF System Advisor(s): Dr.(Professor) Wen-kuan Yeh Institute of Electrical Engineering National University of Kaohsiung Student: Kung-Chung Lu Institute of Electrical Engineering National University of Kaohsiung ABSTRACT. In this thesis, we design a CMOS VCO（Voltage-Controlled Oscillator）circuit with a low-phase-noise and high tuning range for radio-frequency system. We design a VCO. with low phase noise, wide tuning range, small chip size and low power consumption. At first, these VCO circuits were performed by the Advanced Design System (ADS), and completed by TSMC 0.18μm 1P6M technology, with National Chip Implementation Center (CIC) supporting This thesis is focus on band from 4.8GHz to 5.4GHz. The tuning ranges of these VCOs are larger than 600MHz, and their phase noise is lower than 132dBc@1MHz offset. With 1.8V operation voltage, the power consumption of the VCO is lower than 25mW, and total chip area of the VCO including pads is 0.9 x 0.74mm2. The performance had meet the requirements for IEEE 802.11a 5.2GHz WLAN standard. Keywords: VCO, Tuning range, Phase noise, Body Biased,. ２.
(4) 誌 謝 從研究所考完試到完成畢業論文，兩年的時間很快就這麼過去了，在學習的 過程中要感謝很多人的幫忙，首先要先感謝葉文冠教授這兩年的悉心指導，以及 海洋科技大學王瑞祿老師對我們的不厭其煩的教導，讓我在研究所兩年的期間內 能夠接觸到無線通訊這塊領域，進而對這塊領域產生興趣，還有感謝吳松茂博 士，在課業上提供了我許多的意見。同時也要感謝成大博士班建銘學長，不管在 課業上或者是生活上都給我很多的幫助，使我獲益良多。另外也要感謝研究所同 學政翰，學弟妹維尼(佳維)、恩路、彥志、紹華以及振安，在這兩年中一起研究 以及討論，給了我很多建議跟幫助。. 同時也感謝崑山科技大學射頻電路研究室全體同學的幫忙，以及國家晶片中 心涂志和先生協助量測，還有要感謝日月光半導體公司電性量測實驗室所有學長 姐，謝謝他們不厭其煩的教導我軟體的使用以及儀器的操作，讓我可以順利的完 成畢業論文之撰寫。. 最後，我要感謝我的父母親與家人，感謝他們在我學習的路上給予我心靈與 生活上的支持，當我在學習上遇到挫折的時候，他們願意全力的支持我並提供我 意見，這份恩情難以回報，唯有不斷的努力再努力以期不負父母親對我的期望。. 貫中 謹誌 2006年7月. ３.
(5) 目. 錄. 第一章 序論 1.1 研究動機------------------------------------------------------------------------10 1.2 章節概述------------------------------------------------------------------------11 第二章 高頻接收器理論 2.1 接收器架構---------------------------------------------------------------------12 2.1.1 鎖相迴路----------------------------------------------------------------12 2.1.2 頻率合成器-------------------------------------------------------------13 2.2 IEEE 802.11a--------------------------------------------------------------------14 第三章 壓控振盪器理論 3.1 研究動機------------------------------------------------------------------------15 3.2 電路結構------------------------------------------------------------------------15 3.2.1 CMOS LC-Tank 壓控振盪器基本原理----------------------------17 3.3 相位雜訊分析------------------------------------------------------------------18 3.3.1 相位雜訊的定義-------------------------------------------------------18 3.3.2 振盪器的相位雜訊分析----------------------------------------------19 第四章 壓控振盪器之設計 4.1 研究動機------------------------------------------------------------------------23 4.2 單頻帶壓控震盪器設計------------------------------------------------------23 4.2.1 Body-biased 結構理論-------------------------------------------------25 4.2.2 單頻帶 VCO 設計------------------------------------------------------28 4.2.3 寬頻帶 VCO 之設計---------------------------------------------------35 4.3 電晶體電容Cgs對電路之影響探討----------------------------------------39 4.4 結論------------------------------------------------------------------------------41. ４.
(6) 第五章 被動元件的量測與模擬 5.1 導論-------------------------------------------------------------------------------42 5.1.1 高品質電感器-----------------------------------------------------------43 5.1.2 CMOS 製程的損耗途徑-----------------------------------------------44 5.1.3 內埋式電感模型化原理-----------------------------------------------48 5.1.4 π-a 模型之推導----------------------------------------------------------48 5.2 被動元件量測以及工作平台-------------------------------------------------52 5.3 電感模擬、量測與模型之建立-----------------------------------------------54 5.4 結論--------------------------------------------------------------------------------54 第六章 結論及未來工作 6.1 結論-------------------------------------------------------------------------------64 6.2 未來工作-------------------------------------------------------------------------65 參考文獻------------------------------------------------------------------------------------66. ５.
(7) 圖. 目. 錄. 圖 2.1 雙降頻轉換接收器電路------------------------------------------------------------12 圖 2.2 鎖相迴路架構------------------------------------------------------------------------13 圖 2.3 簡單的頻率合成器架構------------------------------------------------------------14 圖 3.1 較常見的 CMOS VCO 主動電路架構-------------------------------------------16 圖 3.2 NMOS 與 PMOS 之相位雜訊比較------------------------------------------------16 圖 3.3 LC-tank 振盪器示意圖--------------------------------------------------------------17 圖 3.4 LC 並聯振盪電路基本原理圖-----------------------------------------------------17 圖3.5 CMOS LC-tank VCO-----------------------------------------------------------------18 圖3.6 VCO輸入阻抗示意圖----------------------------------------------------------------18 圖3.7 振盪器的輸出頻譜圖----------------------------------------------------------------19 圖3.8 Leeson's 相位雜訊模型--------------------------------------------------------------20 圖3.9 電流脈衝注入LC-tank振盪器------------------------------------------------------21 圖3.10 脈衝注入造成振盪訊號的改變--------------------------------------------------21 圖3.11 電流源造成的相位雜訊-----------------------------------------------------------22 圖 4.1 單頻帶 5.2GHz VCO 電路圖------------------------------------------------------24 圖 4.2 兩種結構的調變頻寬比較圖------------------------------------------------------24 圖 4.3 NMOS 變容器(a) 橫截面圖 (b)調變特性--------------------------------------25 圖 4.4 PMOS 變容器 (a)橫截面圖 (b)調變特性---------------------------------------26 圖 4.5 反轉模式 MOS 變容器：(a)橫截面圖 (b)調變特性--------------------------27 圖 4.6 電路設計流程圖---------------------------------------------------------------------29 圖 4.7 VCO 佈局圖---------------------------------------------------------------------------30 圖 4.8 實際電路圖---------------------------------------------------------------------------30 圖 4.9. VCO 之輸出功率頻譜-------------------------------------------------------------31. 圖 4.10 VCO 暫態頻譜圖--------------------------------------------------------------------31. ６.
(8) 圖 4.11 VCO 調變頻寬模擬值-----------------------------------------------------------32 圖 4.12 VCO 調變頻寬量測值-----------------------------------------------------------32 圖 4.13 相位雜訊之模擬值----------------------------------------------------------------33 圖 4.14 相位雜訊之量測值----------------------------------------------------------------33 圖 4.15 寬頻帶 VCO 調變率模擬圖-----------------------------------------------------35 圖 4.16 寬頻帶 VCO 之調變頻寬模擬值-----------------------------------------------36 圖 4.17 寬頻帶 VCO 調變頻寬量測值--------------------------------------------------36 圖 4.18 寬頻帶 VCO 相位雜訊模擬值--------------------------------------------------37 圖 4.19 寬頻帶 VCO 相位雜訊量測值 -------------------------------------------------37 圖 4.20 電路佈局圖-------------------------------------------------------------------------38 圖 4.21 加上Cgs電容之VCO模擬電路圖---------------------------------------------39 圖 4.22 加上Cgs電容之相位雜訊模擬圖-----------------------------------------------40 圖 4.23 加上Cgs電容之調變頻寬模擬圖-----------------------------------------------40 圖 5.1 平面螺旋電感器類型(a)四邊形 (b)八邊形 (c)圓形-------------------------42 圖 5.2 集膚效應示意圖--------------------------------------------------------------------45 圖 5.3 渦流電流在基材上的電磁感應--------------------------------------------------46 圖 5.4 渦流電流在電感器內圈的電磁感應--------------------------------------------47 圖 5.5 電感器之 π-a 等效電路模型------------------------------------------------------48 圖 5.6 高頻量測平台-----------------------------------------------------------------------52 圖 5.7 儀器校正-----------------------------------------------------------------------------52 圖 5.8 高頻被動元件(電感)實照---------------------------------------------------------53 圖5.9 元件側視圖---------------------------------------------------------------------------53 圖 5.10 電感 3-D 模擬圖-------------------------------------------------------------------54 圖 5.11 電感模擬值與量測值之比較----------------------------------------------------54 圖 5.12 被動元件封裝圖(正面)-----------------------------------------------------------55 圖 5.13 被動元件封裝圖(背面)-----------------------------------------------------------55 ７.
(9) 圖 5.14 On-Chip 電感模型-----------------------------------------------------------------56 圖 5.15 On-Package 電感模型-------------------------------------------------------------56 圖 5.16 Ind1 晶片與封裝模擬與量測值比較(S11大小)--------------------------------57 圖 5.17 Ind1 晶片與封裝模擬與量測值比較(S21大小)--------------------------------57 圖 5.18 Ind1 晶片與封裝模擬與量測值比較(S11相角) -------------------------------58 圖 5.19 Ind1 晶片與封裝模擬與量測值比較(S21相角) -------------------------------58 圖 5.20 Ind1 晶片與封裝模擬與量測值比較(S11 smith chart)-------------------------59 圖 5.21 Ind1 晶片與封裝模擬與量測值比較(S21 smith chart)-------------------------59 圖 5.22 Ind8 晶片與封裝模擬與量測值比較(S11大小) --------------------------------60 圖 5.23 Ind8 晶片與封裝模擬與量測值比較(S21大小) --------------------------------60 圖 5.24 Ind8 晶片與封裝模擬與量測值比較(S11相角) --------------------------------61 圖 5.25 Ind8 晶片與封裝模擬與量測值比較(S21相角) --------------------------------61 圖 5.26 Ind8 晶片與封裝模擬與量測值比較(S11 smith chart)-------------------------62 圖 5.27 Ind8 晶片與封裝模擬與量測值比較(S21 smith chart)-------------------------62. ８.
(10) 表. 目. 錄. 表 2.1 無線區域網路標準-----------------------------------------------------------------14 表 4.1 VCO 預計規格列表-----------------------------------------------------------------28 表 4.2 預計規格與量測數據比較表-----------------------------------------------------34 表 4.3 與其他論文比較表-----------------------------------------------------------------34 表 4.4 寬頻帶 VCO 預計規格與量測數據比較表------------------------------------35 表 4.5 與其他相關論文規格比較表-----------------------------------------------------38 表 5.1 晶片規格表--------------------------------------------------------------------------56. ９.
(11) 第一章 序論 1.1 研究動機 近年來，隨著高頻無線通訊快速的發展，使得製程技術也改變的相當快，尤 其是在射頻接收端與發射端的電路影響最深。目前在這領域下，為了成本的考 量，設計者多半希望能將電路整合的更小，冀以達到整合電路的要求與完成 SOC(System-On-Chip)的目標，同時也希望能夠提高產品之效能以及降低功率消 耗。由於無線通訊技術廣泛的被應用，因此工作頻率不斷被提高，也使得接收端 以及發射端的電路設計越顯困難，壓控振盪器在前端射頻電路中提供了升、降頻 的所需的本地振盪訊號，因此在前端電路中扮演著極重要的角色。 在目前常見的調變以及解調技術中。是先將訊號分成 I/Q 兩個通道，再對訊 號做升頻或降頻的動作。現今振盪器的使用上有兩個因素是需要特別注意的，第 一：調變頻寬；為了節省成本，設計者都希望再有限的面積中能夠有最廣泛的使 用，因此寬頻是一個很重要的設計目標。第二：抗雜訊能力；由於振盪器是發射 端以及接收端一個很重要的電路，但若抗雜訊能力過低將可能會導致整體的位元 錯誤率(Bit Error Rate, BER)提高。為了解決此一問題，將電路設計成差動對的型 式則成為最常見的方法。本論文中即針對 VCO 線路提出了一種新的架構，由量 測結果證實可以有效的增加 VCO 調變頻寬(Tuning Range)，另外我們捨棄了傳統 式的電流鏡偏壓方式，改由電源直接偏壓方式之電路設計，藉以降低 VCO 之相 位雜訊(Phase Noise)，此方法可達到 IEEE 802.11a WLAN(wireless LAN) 通信協 定之要求。. １０.
(12) 1.2 章節概述 本論文一共分為六個章節，在本論文的第一章是此論文的導論，第二章節則 介紹一些高頻接收器理論以及架構，在第三章主要是講解壓控振盪器(VCO)的基 本架構以及理論參數，第四章開始進入本論文的重點，也就是低雜訊高調變頻寬 的壓控振盪器之設計，以及其理論說明，在這裡我們使用了安捷倫(Agilent)所設 計開發的軟體 ADS(Advan- ce Design System)來執行模擬，並透過台積電 0.18µm 製成來完成電路的製作，再請國家晶片設計中心(CIC)來協助完成電路的量測。 由於射頻系統為主被動元件所組成，除了著重於主動元件 CMOSFET 之外，被 動元件(RLC)特性也會影響到電路的表現，因此準確的量測以及模型建立，將可 使得電路功能更完整。所以，在第五章的部分我們則針對高頻被動元件的量測以 及模擬做討論。在這個部分我們藉由日月光半導體公司的協助，使用其網路分析 儀以及高頻量測平台完成封裝前以及封裝後的被動元件量測，最後透過 ADS 以 及 HFSS 這兩套軟體來模擬被動元件參數以及其高頻模型之建立。第六章為結論 以及未來工作之計畫。. １１.
(13) 第二章 高頻接收器理論 2.1 接收器架構 在無線通訊系統電路中，可分為二個部分(如圖 2.1)，一個為接收機另一個 為發射機。從發射機的架構來看，是由基頻訊號和 LO 輸出訊號混頻之後，再經 由帶通濾波器將訊號提供給功率放大器。在設計的考量上，升頻混頻器在發射機 端因為基頻訊號夠大，不怕被雜訊干擾，所以比較不用考慮雜訊指數，而必須較 考慮 IF 和 LO 混頻器之隔絕度，因為混頻器輸出的升頻訊號，和 LO 的振盪頻 率通常較靠近，所以必須考慮其隔絕度。. 圖 2.1 無線通訊收發機架構. 2.1.1 鎖相迴路 本地振盪器對於鎖相迴路來說是一個很重要的元件，如圖 2.2 所示，為一基 本的鎖相迴路方塊圖。在迴路中包含一個相位檢知器(phase detector)，一個電壓 控制振盪器(VCO)以及一個低通濾波器，又常稱為迴路濾波器(loop filter)。當外 加的參考訊號與 VCO 的輸出在相位檢知器中比較後，即會產生誤差信號(error signal)，誤差信號電壓的大小，與二輸入信號的相位差成正比。誤差電壓經過低 通迴路濾波後，成為 VCO 的控制電壓。. １２.
(14) 放大器. 相位檢知 fr. X. 環路濾波器. A. VCO. N. fo. 輸出. fo. 圖 2.2 鎖相迴路架構 鎖相迴路(PLL)的基本功能，是將 VCO 的輸出鎖定在參考信號頻率上，因而 兩信號將可有相同的頻率。由於二信號頻率洽為相同，可使兩者之間的相位角保 持為一定值，是為相位鎖定(phase-locked)。 當迴路開始運作時，VCO 的輸出為其自主頻率(free-running frequency)，亦 即為控制電壓為零時之振盪頻率。由於當時的迴路尚未鎖定，這一頻率可能與參 考頻率不相同，相位檢知器將因兩者頻率之差而產生控制電壓，已使 VCO 輸出 頻率改變，直至其與外來之參考頻率相等，這一過程稱為鎖相取得(acquisition of phase lock)。當鎖相一但取得後，迴路即可一值保持鎖定。在 VCO 中若有任何 頻率改變的傾向，將都會使控制電壓改變以使迴路回到鎖定狀態。. 2.1.2 頻率合成器 僅就單純的鎖相迴路來看，如上所述，很難一眼看出如何能以有限數量的石 英晶體產生許多信號頻率，來滿足 VFO 的快速變換，期能精準如晶體振盪器的 輸出。為求達成此一目標，必須在迴路中增加一些裝置，是為一種可程式除頻器 (programmable divider)。如圖 2.3 所示即為一簡單的頻率合成器方塊圖。 在圖 2.3 中，相位檢知器的功能仍為比較兩輸入頻率的差值，在輸出用為控 制的誤差電壓。這兩個輸入其中之一雖仍為外加的參考頻率，但可取自專用的晶 體振盪器，而另一個輸入則已不再是 VCO 本身的輸出頻率。自 VCO 輸出的頻 率，先經一個整數 M 相除後，再輸入相位檢知器，與參考頻率相互比較。. １３.
(15) 圖 2.3 簡單的頻率合成器架構. 2.2 IEEE 802.11a 本系統設計主要是應用於 IEEE 802.11a 通訊協定範圍， IEEE 802.11 Task Group a 乃為繼 802.11b 工作小組之後，所發展出更高速的無線區域網路標準。 IEEE 802.11a 採用 5 GHz 做為傳輸訊號的頻段，主要原因是 2.4 GHz 這個 頻段已經有太多的標準(如 HomeRF、Bluetooth)及產品(如微波爐、嬰兒監視器 等)，產品間常會有訊號干擾的問題發生，因此選擇頻段較乾淨的 5 GHz。另外， 採用正交分頻多工(Orthogonal Frequency Division Multiplexing；OFDM)為調變技 術，OFDM 這項技術可以有效的解決傳輸訊號時所產生的多重路徑衰減問題， 並讓頻道的利用率較一般調變技術好。值得一提的是 IEEE 802.11a 傳輸速率達 54 Mbps，較 802.11b 的速度高五倍[5]。. 表 2.1 無線區域網路標準. １４.
(16) 第三章 壓控振盪器理論 3.1 研究動機 相位雜訊以及調變率一直以來都是影響壓控振盪器最重要的因素之一，我 們發現這些因素卻是難以被控制與改善，主要因為其受外界影響的因素實在太 多，我們僅能以軟體模擬來預測實際電路所可能會產生的狀況。針對模擬的部 分，並無法完全表現出真實電路中的情況，故只能模擬出大致的波形走向，所以 我們必須了解電路的運作以及其理論架構，才能真正的預測出在真實電路中的表 現。 在高頻通訊中，壓控振盪器一直是個重要的角色，例如 GSM 或 DCS-1800 系統中必須偵測相當低頻的訊號，假使接收的訊號中含有不同的頻率，經過混波 器(Mixer)混頻後這些干擾源將嚴重影響實際欲接收的訊號源，這種情況亦會發 生於傳送路徑(Transmit path)。為確保不必要的訊號進入調變器或解調器，其影 響因素則完全取決於振盪器訊號之品質，因此必須盡量將相位雜訊降低，而高品 質因素的諧振電路即為低雜訊振盪器的重要設計考量之一。. 3.2 電路結構 當前設計壓控振盪器較常見的結構可分為兩種，一種是 LC-Tank 振盪器，另 一種則為 Ring 振盪器。若要設計於寬頻段之應用，Ring 振盪器的可調變頻寬 (Tuning Range)大於 LC-Tank 振盪器。然而，以 CMOS 製程而言，Ring 振盪器的 相位雜訊目前仍無法達到相關通訊 VCO 規格之要求，因此我們決定以 LC-Tank 來設計 VCO。在主動電路部份，較常見的有 PMOS 差動對以及 NMOS 差動對兩 種結構(圖 3.1)，根據相關論文[1]的討論中指出以 PMOS 差動對作為主架構，其 相位雜訊明顯優於 NMOS 差動對(圖 3.2)，故在差動對部分我們選擇使用 PMOS 為本論文之主架構。. １５.
(17) 圖 3.1 較常見的 CMOS VCO 主動電路架構. 圖 3.2 NMOS 與 PMOS 之相位雜訊比較 １６.
(18) 3.2.1 CMOS LC-Tank 壓控振盪器基本原理 LC-tank 振盪器基本的操作原理即是利用主動放大電路補償諧振埠寄生電 阻所造成之損秏。如圖 3.1，主動電路之轉導為 gm，而諧振埠寄生電阻為 Rp， 則可得諧振頻率及所需 gm 值為：. gm = f0 =. 1 (式 3.1) Rp 1. 2π LC. (式 3.2). 圖 3.3 為常見的CMOS LC-Tank VCO電路架構，其振盪原理圖 3.4 是利用電晶體 交連耦合對(cross-coupled pair)產生正回授，其輸入阻抗為Rin= -2/gm，如圖 3.4 所示。由交連耦合對組成的主動電路提供了一個負阻抗來補償諧振電路的電阻性 損耗，因此當 Rin 小於或等於諧振電路之等效並連電阻時就會產生振盪，而振盪 頻率將隨著可變電容(Varactor)之值而改變。. 圖 3.3 LC-tank 振盪器示意圖. 圖 3.4 LC 並聯振盪電路基本原理圖. １７.
(19) 圖 3.5 CMOS LC-tank VCO. 圖 3.6 VCO 輸入阻抗示意圖. 影響壓控振盪器品質的重要參數如下： (1) 相位雜訊 (2) 可調整頻寬 (3) 振幅大小 (4) 功率損耗 其中則以相位雜訊以及調變頻寬視為最重要之性能考量因素。. 3.3 相位雜訊分析 什麼是相位雜訊，簡單來說就是交流信號源品質的優劣。理想的交流信號 源，從頻域的角度來看，為單一頻率。而相位雜訊為何重要?以目前市售無線區 域網路卡(Wireless Local Area Network)產品為例，此產品其中部分方塊功能為射 頻前端電路，裡面就含有射頻信號源，若相位雜訊差，則會影響到鄰近通道，甚 至無法通過如 Wi-Fi 通訊協定認證，所以在通訊產品設計初期，其交流信號源之 相位雜訊測試是很重要。. 3.3.1 相位雜訊的定義 振盪器中主要的雜訊來源為電阻、電容、電感、電晶體等內部元件的雜訊， 即所謂的熱雜訊(Thermal noise)、散粒雜訊(shot noise)、閃爍雜訊(flicker noise 又 稱 1/f 雜訊)。由於振盪器對於溫度及雜訊相當的敏感，因此，當溫度變化或雜 訊存在時將使振盪器的輸出訊號在振幅、相位及頻率上產生改變，也就是所謂的 １８.
(20) AM、PM 及 FM 雜訊。通常由於振盪器輸出振幅被溫度及雜訊影響產生的改變 量不大，且會在極短瞬間趨於穩定，因此可忽略 AM 雜訊，而將訊號振幅視為 常數。所以振盪器的輸出可表示成 S (t ) = Ac cos[ωct + θ n (t )] ，其中 θ n (t ) 表示訊號 相 位 變 動 (PM 即 FM 雜 訊 ) ， 即 所 謂 的 相 位 雜 訊 。 若 θ n (t ) 1 rad ， 則 S (t ) ≈ Ac cos(ωc t ) − Acθ n (t ) sin(ωc t ) 。其中 Acθ n (t ) sin(ωc t ) 為雜訊訊號(相位雜訊)， 將會在載波 Ac cos(ωc t ) 附近形成雜訊分佈。因此，一般振盪器輸出訊號以頻譜分 析儀觀察，可以看到訊號頻譜的形狀在中心頻率周圍形成〝裙帶〞狀(圖 3.7)， 而其相位雜訊定義如下： L ( Δf ) =. Δf 處在1Hz 頻寬內之修正雜訊功率 N (1Hz − BW ) (式 3.3) = Pout 載波功率. 圖 3.7 振盪器的輸出頻譜圖. 3.3.2 振盪器的相位雜訊分析 目前常見的振盪器之相位雜訊分析，主要分類為(a)非時變模型 (b)時變模型 這兩類，前者由 Leeson 在 1965 年所提出，而後者是由 Hajimiri 在 1999 年發表， 以下將簡述相位雜訊模型的概念及振盪器設計時須注意之事項： (a)非時變模型(time invariant) 所謂非時變模型指的是雜訊源不論在任何時候注入 VCO 其所形成的相位 雜訊都是相同的。因此不需要考慮雜訊是在 VCO 輸出波形的任何時間點注入 VCO 電路。(式 3.4)即所謂的 Leeson’s model，它是一個由量測 VCO 頻譜後 curve １９.
(21) fit 所得到的 model，用來描述輸出訊號頻譜中距離振盪頻率∆ω 處的單邊帶 (single side-band)雜訊對訊號比(如圖 3.8 所示)，以 dB 值表示也就是相位雜訊。 式中 Ps 為振盪器輸出訊號功率、F 為放大器雜訊指數，所以從以上的公式可看 出若要得到較好的相位雜訊表現則必須要增加訊號功率與諧振器的 Q 值或降低 放大器的雜訊指數。 ⎡ 1 FkT ⎧⎪ ⎛ ω ⎞ 2 ⎫⎪ ⎛ Δω 3 1/ f 0 L( Δω ) = 10 log ⎢ ⎨1 + ⎜ ⎟ ⎬ ⎜⎜1 + Δω ⎢⎣ 2 Ps ⎪⎩ ⎝ 2QΔω ⎠ ⎪⎝ ⎭. ⎞⎤ ⎟⎟ ⎥ ⎠ ⎥⎦. (式 3.4). 圖 3.8 Leeson's 相位雜訊模型 在此model中參數 Δω1/ f 3 是必須經過量測才能得到的，再者在非時變分析中 無法對VCO頻譜有 1/(Δω)3region提出合理的解釋，雖然我們都知道是 1/f noise所 造成，但是 1/f noise是如何升頻至中心頻率的附近？因此以下將介紹另一種分析 方式(時變分析)，而此分析可以解釋 1/(Δω)3region形成的原因，並應用其結論， 提供除了增加tank Q及訊號大小外的其他方式，用於VCO設計來降低相位雜訊。 (b)時變模型(time variant) 由參考文獻[2]之分析，如圖 3.9 中所示，一個脈衝(impulse)電流注入一個 loss -less 的 LC-tank 電路，並假設此系統正振盪於某一頻率及固定的振幅。因此若脈 衝注入時正好是訊號振幅最大的時候，此時電壓振幅將瞬間被提升 ΔV = ΔQ / C ，不過因為注入的脈衝正好疊在最大振幅處，如圖 3.10(a)所示，此. 脈衝不會造成訊號相位有任何的改變。反之，若脈衝注入時正好是訊號振幅為零. ２０.
(22) 交越(zero crossing)的時候，如圖 3.10(b)所示，訊號的相位造成了改變，且相位 改變量與注入脈衝大小有關。因此，對於一個振盪器而言，雜訊造成的相位改變 量與注入的脈衝大小是具有相關性，對於雜訊的分析顯然地非時變模型是不足以 完全的描述，因此須採用時變的觀念分析相位雜訊。. 圖 3.9 電流脈衝注入 LC-tank 振盪器. 圖 3.10 脈衝注入造成振盪訊號的改變 由[2]分析得知，白色雜訊及 1/f noise 會以電流源形式注入 VCO，因此造成 VCO 的相位產生變化，而相位變化的大小與雜訊大小及訊號波形有關。雜訊造 成的相位變化經由相位調變(phase modulation)在 VCO 輸出訊號頻譜的周圍展開 成裙帶狀相位雜訊。最後由相位雜訊時變模型分析結論得知，若要減少 1/ ( Δω ). 3. region 的相位雜訊及降低 Δω1/ f 3，則必須使得 VCO 輸出波形越奇對稱(odd-symme -try)越好。而在 CMOS 製程中主動元件具有較高的 1/f noise，電晶體 1/f noise 是 造成 VCO 相位雜訊 1/ ( Δω ) region 的原因，造成相位雜訊表現相當程度地惡化。 3. 所以 VCO 在設計時須特別注意訊號波形的對稱性，如此可抑制元件的 1/f noise 以免造成相位雜訊嚴重惡化。而且低 1/f noise 的主動元件不僅可減少 1/ ( Δω ) 、 3. ２１.
(23) 1/ ( Δω ). 2. region 的相位雜訊大小，更可以使其轉角頻率下降。. 另外去除主動元件之偏壓電流源的使用，亦可以去掉電流源 1/f noise造成相 位雜訊的惡化，原因在於若主動元件的交連耦合對不對稱或是波形不夠奇對稱， 交連耦合對的源極共點有 2 倍振盪頻率(2nd harmonic)的訊號如圖 3.11 所示，使電 流源的 1/f noise經由電晶體的通道長度調變效應升頻至中心頻率在 2 倍頻處。中 心頻率在 2 倍頻的雜訊將會進入VCO並和fundamental tone做混頻的動作，將 1/f noise載制中心頻率附近，造成相位雜訊的惡化[3][4]。. 圖 3.11 電流源造成的相位雜訊. ２２.
(24) 第四章 壓控振盪器之設計 4.1 研究動機 相位雜訊以及調變率一直以來都是影響壓控振盪器最重要的因素，在先前 的討論中，這些因素卻是難以被控制以及改善，我們僅能以軟體模擬來預測實際 電路所會產生的狀況，因此我們必須藉由理解電路的運作以及其理論架構來預測 出在真實電路中的表現。. 4.2 單頻帶壓控震盪器設計 在設計此電路前我們參考了數種壓控振盪器之架構，綜合各種電路架構的 特性，我們決定採用PMOS為主的交連耦合對作為主動電路。因為 PMOS 的遷 移率與載子擾動能力都較 NMOS 來得低，所以 1/f noise 通常比 NMOS 小一 個數量級。由相位雜訊時變模型分析中得到，低 1/f noise 的主動電路不僅可減 少 1/(Δω)3 、1/(Δω)2region 的相位雜訊大小，更可以使 1/(Δω)3 、1/(Δω)2 region 的轉角頻率下降。 根據前章所述之內容(詳見”3.3.2 相位雜訊分析”)，我們採用了電感直接接地 以及直接電源偏壓方式，利用此方式避免多餘的雜訊干擾，藉此降低壓控振盪器 的相位雜訊。此外，在共振電路部份我們改以 MOSFET 取代變容器(varactor)， 並採用 Body-biased 結構來增加調變頻寬。在軟體的部分，我們使用了安捷倫公 司開發的 ADS(Advanced Design System)系統來執行電路的模擬，在晶圓製作部 份，我們利用了台灣積體電路公司(TSMC)所提供的 0.18µm 元件模型來設計壓控 振盪器電路，如圖 4.1 所示。此電路是針對 WLAN 802.11a 5.2GHz 所設計，故在 設計時將中心頻率調整在 5.2GHz 左右，此線路採用 1.8V 電源偏壓。根據模擬 結 果 顯 示 ( 圖 4.2) ， 此 電 路 可 調 變 頻 寬 約 為 600MHz ， 而 相 位 雜 訊 可 達 101dBc@100KHz 、 123dBc@1MHz ， 其 消 耗 功 率 約 為 25.7mW 。 在 未 加 入 ２３.
(25) Body-Biased 結構時，此電路調變頻寬約為 370MHz，使用了 Body-biased 結構之 後調變頻寬約增加了 60%，調變頻寬較寬可以預防製程的誤差所導致的頻率飄 移，讓電路能夠穩定地運作於正常的工作頻率點。. Vd Vd. Vd. Vd. Vtune 圖 4.1 單頻帶 5.2GHz VCO 電路圖 5 .5. m 1 i n d e p ( m 1 ) =0 . 7 0 0 m 1 = 5 .1 9 9 E 9. vco_02..freq[1], GHz freq[1], GHz. 5 .4. m 5 in d e p ( m 5 ) = 0 .3 0 0 m 5 = 5 .2 0 2 E 9. 5 .3. m 5. m 1. Body biased. 5 .2. 5 .1. 5 .0. 參考信號 4 .9. 4 .8 0 .0. 0 .5. 1 .0. 1 .5. 2 .0. H B _ N O IS E .V tu n e v c o _ 0 2 ..H B _ N O IS E .V tu n e. 圖 4.2 兩種結構的調變頻寬比較圖. ２４. 2 .5.
(26) 4.2.1 Body-biased 結構理論 ◎MOS 變容器 在CMOS技術中，MOS變容器是最普遍採用的變容元件，因為它總是較易取 得。此外，由於CMOS二氧化矽閘極的介電特性較 p-n 接面來的好，且相對於 p+－diffusion 而言，多晶矽閘極和接腳金屬有較低的電阻，因此MOS變容器的 品質因素高於二極體變容器。 在電路設計上，一端直接將 MOS 電晶體的汲極(drain)和源極(source)相連 結在一起，另一端則為閘極(gate)，這樣即形成一個 MOS 變容器。它是利用非 常薄的閘極氧化層當電介質，當元件尺寸不斷的縮小，閘極氧化層的電容會隨著 閘極氧化層的厚度變薄而增加。此外，縮小技術會使得 MOS 變容器有較好的 品質因素，因為寄生電阻會隨著通道長度縮小而減少。接下來我們將會介紹幾個 MOS 變容器的結構及其操作原理。 (a) NMOS 變容器 圖 4.3(a) 為汲極和源極連結在一起的 NMOS 變容器之橫截面圖，調變特性 如圖 4.3(b) 所示，其控制電壓 VSG = VS − VG 。然而，NMOS 變容器的缺點為對於 基材感應的雜訊較敏感，因為它無法實現於分隔的 p－well 內。此外，由於 n－ well 的掺雜濃度大於 p 型基材，如果設計重點為品質因素，那麼 PMOS 的表現 會優於 NMOS。所以我們的設計將會集中於 PMOS 變容器，稍後也將會詳細的 介紹 PMOS 電容的行為。. 圖 4.3 NMOS 變容器(a) 橫截面圖 (b)調變特性 ２５.
(27) (b)PMOS 我們都知道將MOS電晶體的汲極、源極和基底相連結在一起，即可形成一 個MOS電容器，電容值與閘極和基底間的電壓VBG相關。至於PMOS變容器的橫 截面如圖 4.4(a) 所示，Cmos相對於VBG的行為如圖 4.4(b) 所示。當VBG>|VT|時， 反轉通道會產生電洞，這裡的VT是PMOS電晶體的起始電壓(VT < 0)。當VBG>>|VT| 時，MOS電容器工作於強反轉區，元件表現出電晶體行為。另一方面，對某些 電壓VG>VB，MOS元件進入壘增區，電壓在氧化層與半導體間是正值且高到足以 允許電子自由移動。因此在強反轉與累增區，MOS 電容器的Cmos 電容值為 Cox = ε ox. A ，其中A、tox是電晶體通道面積和氧化層厚度。 tox. 圖 4.4 PMOS 變容器 (a)橫截面圖 (b)調變特性 VBG可再被分為三個區間：中反轉(moderate inversion)、弱反轉(weak inversion) 及空乏區(depletion) [6]。在這些區間有少數或更少數電荷載子在氧化層表面，引 起MOS元件之電容值衰退，也就是說 Cmos < Cox ，此時總電容Cmos 可以被模組化 為Cb與Ci並聯後再與Cox串聯。Cb為空乏區電容，Ci則為反轉區間電容。如果當 Cb主導整個電容，MOS元件工作在空乏區；如果當Ci主導整個電容，MOS元件 正工作在中反轉區；如果不是Cb與Ci所主導，則MOS元件工作在弱反轉區。. ２６.
(28) ◎ 反轉模式 MOS 變容器 (Inversion-Mode MOS Varactor) 由圖 4.5(b)我們觀察到，小訊號在偏壓VBG之VBG − Cmos特性。Cmos的非單調 函數會造成電路的可調能力受損。欲得到一個幾乎是CMOS的單一函數方法，就 是對於在大範圍的VG值改變時，確保電晶體不要進入累增區。只要移除 D&S 和 B的連接線並且將B連接至整個電路的最高電壓，也就是電源供應電壓(Vdd)，這 樣就能使電晶體不處於累增區，其結構如圖 4.5(a)所示。針對PMOS電容器而言， 很清楚的知道當電容器在VB=Vdd的操作模式下，所得到的調變範圍比電容器操 作在B≡D≡S時較寬。因為前者的電容器只會工作在強反轉區、中反轉區和弱反轉 區，而不會進入累增區。. 圖 4.5 反轉模式 MOS 變容器：(a)橫截面圖 (b)調變特性. ２７.
(29) 4.2.2 單頻帶 VCO 設計 在此電路的設計上，先決定電路主架構部分，再確定偏壓條件之後，設計出 一個振盪在高頻 5.2GHz 的壓控振盪器。接著在共振腔電路加入 body-biased 之 設計，連結 PMOS 電晶體之 D、S 兩端點，並加上控制電壓來控制調變頻率的動 作。接著在共振電路部份加上電感元件，由於其寄生電容的影響造成共振腔內之 電容值改變使得振盪頻率與輸出功率有些許的變動，因此在經過微調之後可解決 此一問題。以上皆為使用安捷倫公司(Agilent)所提供的模擬軟體 ADS(Advanced Design System)來做此振盪器之振盪頻率與輸出功率的模擬與分析。以上步驟完 成之後，在電感部份使用 ADS MOMENTUM 軟體來作模擬。將 MOMENTUM 模擬後的結果帶回電路中來做模擬，由於實際晶片裡的電感會有寄生電容與寄生 電組的影響，使得最後得到的振盪結果會有些許的不同。接著，再經過微調之後 可以將結果補償回來。模擬部份完成之後，使用工作站軟體 Cadence 來做佈局， 如圖 2-8 所示，並使用 Dracula 來做佈局後之設計規則檢驗(DRC, Design Rule Check)及佈局與電路節點比對(LVS, Layout Versus Schematic)。 完成之後再將佈 局中之拉線粹取出來，再帶回電路中模擬。也由於這些拉線之寄生效應的影響， 使得振盪結果會與先前所模擬的不同，因此要再經過佈局後模擬(post simulation) 來做補償，才能完成整個設計的流程，流程圖如圖 4.6 所示。表 4.1 設計預計規 格表。圖 4.6 為晶片佈局圖 4.7 則為晶片照片。. 表 4.1 VCO 預計規格列表. ２８.
(30) 電路構思. 軟體模擬. NO 符合預計 規格. 重新規劃. YES 電路輸出. 晶片. 量測 圖 4.6 電路設計流程圖. ２９. 結果報告.
(31) 圖 4.7 VCO 佈局圖. Vo1. Vo2. Gnd. Gnd. Vtune. Vdd. 圖 4.8 實際電路圖. ３０.
(32) (vout), V. 3. 2. 1. 0 0. 1. 2. 3. 4. 5. 6. 7. harmindex 圖 4.9. VCO 之輸出功率頻譜. 6 5. (vout), V. 4 3 2 1 0 -1 3.15. 3.20. time, usec. 圖 4.10 VCO 暫態頻譜圖. ３１.
(33) 5.5 5.4. freq[1], GHz. 5.3 5.2 5.1 5.0 4.9 4.8 0.0. 0.5. 1.0. 1.5. HB_NOISE.Vtune 圖 4.11 VCO 調變頻寬模擬值. 圖 4.12 VCO 調變頻寬量測值. ３２. 2.0. 2.5.
(34) vout.pnfm, dBc. 50. 0. -50. m1 -100. m2. -150 1. 1E1. 1E2. 1E3. 1E4. 1E5. noisefreq, Hz. m1 noisefreq= 100.0kHz m1=-101.792 Vtune=0.000000. 1E7. m2 noisefreq= 1.000MHz m2=-123.273 Vtune=0.700000. 圖 4.13 相位雜訊之模擬值. 圖 4.14 相位雜訊之量測值. ３３. 1E6.
(35) 預計規格 Power Supply(V). 量測數據 1.8 0.0～2.5. Control Voltage(V) 5.05～5.40. 4.37～4.75. Phase Noise (dBc/Hz@100KHz). <-95. -103. Phase Noise (dBc/Hz@1MHz). <-115. -140. 25.7. 23.5. Tuning Range(GHz). Power Dissipation(mW) Chip Size(mm2). 0.905 x 0.736 表 4.2 預計規格與量測數據比較表. 電路預計規格與量測數據比較如表 4.2 所示，其調變範圍與預計規格相差不 多，約為 400MHz左右，但是因為buffer電晶體之Cgs以及製程飄移之影響，造成 了約 600 中心頻率飄移。在相位雜訊表現卻比預計的還要來的好很多，在 1MHz 時可達到-140dBc，與其他論文相比較下(表 4.3)，我們在相位雜訊方面有很不錯 的表現，FOM值可達到-191dB左右。FOM(figure of merit)之定義如下[10]。. Process. Freq.（GHz）Vdd（V）Tuning Range. PN（dBc/Hz）FOM. Ref.. 0.25μm CMOS. 5. 2.5. 8.90%. -114. 176.6. [11]meas.. 0.18μm CMOS. 5. 1.5. 8.30%. -120.42. 189.6. [10]meas.. 0.24μm CMOS. 5.8. 2.5. 9.50%. -112. 180.3. [12]meas.. 0.18μm CMOS. 5.8. 1.8. 10.20%. -110. 176.2. [13]meas.. 0.13μm SOI CMOS 5.6. 1. 9.40%. -114.6. 186.6. [14]meas.. 0.18μm CMOS. 1.8. 9.5%. -140.92. 191.1. This work. 4.55. 表 4.3 與其他論文比較表. ３４.
(36) 4.2.3 寬頻帶 VCO 之設計 此晶片在主架構部分與上一顆晶片相同，我們仍舊採用 LC-tank 架構，在主 動電路部份也是採用 PMOS 交連耦合差動對結構，不過我們針對元件尺寸以及 共振電路之電容部份做了最佳化設計，從模擬的結果我們可以發現調變率有很明 顯的增加，如圖 4.14 所示。在電路經過最佳化設計之後，使用 body-biased 結構 與傳統式(B、D、S 相連接)其調變率增加了 157%，調變率可達到將近 1000MHz， 其頻率範圍可涵蓋 5.2、5.7 以及 5.8GHz 三個頻帶範圍，相位雜訊的模擬值可達 到-103dBc@100KHz、-122dBc@1MHz，功率消耗部分約為 17.5mW。電路預計規格 與量測數據比較如表 4.4 所示。 6.1. 6.0. 5.9. vco01_NB..freq[1], GHz freq[1], GHz. 5.8. Body-biased. 5.7. 5.6. 5.5. 5.4. 5.3. traditional. 5.2. 5.1 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. 1.4. 1.6. 1.8. 2.0. 2.2. 2.4. 2.6. HB_NOISE.Vtune vco01_NB..HB_NOISE.Vtune. 圖 4.15 寬頻帶 VCO 調變率模擬圖 預計規格. 量測數據. Power Supply（V）. 1.8. Control Voltage（V）. 0～2.5. -2 ～ 2.5. Tuning Range（GHz）. 5.05～5.90. 4.48～5.40. Phase Noise （dBc/Hz@100KHz）. <-99. -96.14. Phase Noise （dBc/Hz@1MHz）. <-120. -131.26. 表 4.4 寬頻帶 VCO 預計規格與量測數據比較表. ３５.
(37) 6.1 6.0 5.9. freq[1], GHz. 5.8 5.7 5.6 5.5 5.4 5.3 5.2 5.1 0.0. 0.2. 0.4. 0.6. 0.8. 1.0. 1.2. 1.4. 1.6. 1.8. 2.0. HB_NOISE.Vtune. 圖 4.16 寬頻帶 VCO 之調變頻寬模擬值. 圖 4.17 寬頻帶 VCO 調變頻寬量測值. ３６. 2.2. 2.4. 2.6.
(38) 2.0. 0. 1.5. (vout), V. vout.pnfm, dBc. 50. -50. m2 -100. m3. 1.0. 0.5. 0.0. -150 1. 1E1. 1E2. 1E3. 1E4. 1E5. 1E6. 1E7. noisefreq, Hz. m2 noisefreq=100.0kHz m2=-103.179 Vtune=1.400000. m3 noisefreq=1.000MHz m3=-122.884 Vtune=1.300000. 圖 4.18 寬頻帶 VCO 相位雜訊模擬值. 圖 4.19 寬頻帶 VCO 相位雜訊量測值. ３７.
(39) 圖 4.20 電路佈局圖. Tuning Vdd（V）Range. PN（dBc/Hz）FOM. Ref.. 0.25μm CMOS 5. 2.5. 8.90%. -114. 176.6. [11]meas.. 0.18μm CMOS 5. 1.5. 8.30%. -120.42. 189.6. [10]meas.. 0.24μm CMOS 5.8. 2.5. 9.50%. -112. 180.3. [12]meas.. 0.18μm CMOS 5.8. 1.8. 10.20%. -110. 176.2. [13]meas.. 0.13μm SOI CMOS. 1. 9.40%. -114.6. 186.6. [14]meas.. 195.1. This work. Process. Freq. （GHz）. 5.6. 0.18μm CMOS 5.0. 1.8. 17.70%. -131.92. 表 4.5 與其他相關論文規格比較表. ３８.
(40) 4.3 電晶體電容Cgs對電路之影響探討 經由之前量測出來的結果與模擬的數據相比較後，我們可以發現相位雜訊有 明顯的改善，但是中心頻率卻下降，我們猜測是否為電路左右兩端之buffer 電晶 體的Cgs對電路造成了額外的濾波效應，因此增加了共振電路的總電容值Ctotal造 成了中心頻率的下降。因此我們針對這個部分重新對電路作模擬，首先我們將電 路中作為buffer端的電晶體左右兩邊各接上一顆電容，作為模擬電晶體之Cgs，如 圖 4.21 所示。從模擬的結果我們可以發現，buffer電晶體之Cgs電容的確會造成相 位雜訊下降，如圖 4.22，相位雜訊值由-123@1MHz降低至-128.6@1MHz，而中 心頻率也如量測值般，往下飄移至 4.6GHz附近，這些趨勢皆與實際量測數據相 符合，故我們可推斷buffer電晶體的Cgs的確會造成額外濾波之效果，進而改善電 路的相位雜訊。. 圖 4.21 加上Cgs電容之VCO模擬電路圖 ３９.
(41) vout.pnfm, dBc. 50. 0. -50. m2. -100. m3. -150 1. 1E1. 1E2. 1E3. 1E4. 1E5. 1E6. 1E7. noisefreq, Hz. m2 noisefreq=100.0kHz m2=-108.605 Vtune=0.600000. m3 noisefreq=1.000MHz m3=-128.602 Vtune=0.800000. 圖 4.22 加上Cgs電容之相位雜訊模擬圖. 4.80. m1 indep(m1)=0.700 m1=4.594E9. 4.75 4.70. freq[1], GHz. 4.65. m1. 4.60 4.55 4.50 4.45 4.40 4.35 0.0. 0.5. 1.0. 1.5. 2.0. HB_NOISE.Vtune 圖 4.23 加上Cgs電容之調變頻寬模擬圖 ４０. 2.5.
(42) 4.4 結論 在此篇論文中，我們設計了一顆針對於 IEEE 802.11a 5.2GHz 頻帶範圍的壓 控振盪器，以及一顆包含了 5.2、5.7、5.8GHz 的壓控振盪器，這兩顆晶片均是 採用 TSMC 0.18μm 1P6M 製程技術，從晶片量測的結果顯示，在可調變頻寬方面 均與預計規格相差不多，但是中心頻率方面卻都下降了約 600MHz 左右，在相位 雜訊的表現卻比預計的好很多，第一顆甚至可達到-140dBc@1MHz，第二顆亦可達 到-131dBc@1MHz，其原因我們預測除了製程的影響之外，另外就是在電路左右兩 端作為 buffer 用的電晶體之 Cgs(圖 4.21 紅圈處)可能對電路造成了額外的濾波 效果，濾除了一些不必要的雜訊，致使相位雜訊降低，不過也因為 Cgs 與共振電 路之電容產生了並聯作用，導致總體電容上升而中心頻率降低。 在使用 body-biased 結構之後，我們可以發覺調變頻寬有明顯增加的趨勢 (如圖 4.2 以及 4.15 所示)，調變頻寬都比傳統式的要來的好上許多，這點是值 得我們在去深入研究的。另外我們使用了直接電源偏壓方式以及電感直接下地方 式，都可以有效的減少 1/f 雜訊，只不過捨棄了傳統式電流源偏壓而改用直接電 源偏壓，會造成總體電路的偏壓電流易隨著製程的飄移而改變，進而影響到總體 的效能，這是需要再做考量的。另外這兩顆晶片在輸出功率均在 10～15dBm 左 右，但是總體的功率消耗仍然偏高，第一顆在 25mW 第二顆則降低到 15mW 左右， 但若要能應用在實際電路上，功率消耗仍就需要再降低，這樣才能符合現在電路 之規範。電路的佈局方面，需講求電路的對稱性，因電路的對稱性會直接的影響 到總體效能，這是需要特別注意的地方。. ４１.
(43) 第五章 被動元件的量測與模擬 5.1 導論 就我們所知，在傳統的積體電路(IC)技術，電感器並不像電晶體、電阻或電 容被視為標準元件，電感器的等效模型通常被包含於製程性質。然而，當射頻積 體電路(RFIC)的需求持續成長，此種情況很快就改變了。儘管單石電感器其品質 因素(Q-factor)相對的低，但對於在最小的電壓頭部空間(headroom)仍能提供增益 是有幫助的。到目前為止，離散的表面電感器，對於射頻電路設計者而言，仍然 是較符合經濟效益的方法。但如要朝系統單晶片(SOC)目標邁進，那麼將電感器 整合到積體電路是不可避免的。 到目前為止，使用螺旋平面電感器似乎是最可行且最普遍的解決方法。典型 螺旋電感器如圖 2-1 所示，由於八邊型(圖 2-1(b))或圓型(圖 2-1(c))並沒有直角 角度，因此高頻電流將會均勻分怖，所以八邊型和圓型電感器擁有較低的電阻， 因而有較高的品質因素相對於四邊型電感器(圖 2-1(a))而言[3]。事實上，實驗結 果顯示，在相同的電感值情況下，圓型電感器擁有最好的品質因素和最高的自振 頻率。但因考慮圓型電感器在佈局上的困難或大量生產的不可行性，我們可以看 到四邊型和八邊型電感器仍然是最普遍的。. 圖 5.1 平面螺旋電感器類型(a)四邊形 (b)八邊形 (c)圓形 ４２.
(44) 5.1.1 高品質電感器 電感器是 LC-tank 的基本元件，且 LC-tank 可應用在振盪器。要設計一個 特性良好的壓控振盪器，意指要有好的相位雜訊表現，那麼必須有高品質的 LCtank。但做在晶片上螺旋電感器的品質因素大都在五以下，大約為變容器的四分 之一，因此，LC-tank 的品質因素通常是被電感器所限制。這也就是為什麼在 LC-tank 壓控振盪器設計內，擁有一個高品質因素的電感器是如此的重要。. Q = 2π. energy stored energy loss in one oscillation cycle. (式 5.1). 5.1 式為品質因素的定義[7]。起初 Q 是諧振電路的度量法，較低的損耗意味 著有較高的 Q 值。做在晶片上的電感器，不僅包含理想電感，而且也有其他的 一些寄生電容和電阻，所以它可視為一個 LC 諧振電路。對於電感器而言，只有 儲存在磁場的能量較重要；任何儲存在電場的能量，會因為某些不可避免的寄生 電容效應，而產生不良的後果。因此，Q 是正比於靜磁能，靜磁能等於磁能和電 能峰值的相差。當兩能量峰值相等時，電感器會處於自振(self-resonant)狀態，此 時 Q 值會消失為零。超過自振頻率，對於任何外部電路，將沒有來自電感器的 靜磁能可用。5.1 式也可定義為 LC-tank 的 Q 值。不同的是，LC-tank 儲存能量 的方式為平均磁能和電能的總和，因為理想上，LC-tank 儲存能量為常數而且會 以磁和電的型式來回振盪，也就是說會等於全部的磁能或電能[8]。當 Q 被定義， 振盪過程的速率就是 tank 的諧振頻率。 對一個無損耗的 LC-tank 而言，Q 是無 窮大。做在晶片上的電感器之 Q 值，可進一步表示為下式[9]。. Q=. ω Ls Rs. x(substrate loss factor)x(self-resonance factor). (式 5.2). Ls代表螺旋電感值，可由Green-house方法求得，Rs為金屬串聯電阻，ωLs/Rs說明. ４３.
(45) 儲存的磁能和串聯電阻內的歐姆損耗。Substrate loss代表在矽基材內的能量損 失。Self-resonance factor 描述增加對應頻率的峰值電能會減少Q值，且在自振頻 率時，Q值會消失，因此，當 5.2 式最後一項為零時，可求得自振頻率。在低頻， 當所有的降低因子趨近於一時，Q可描述為ωLs/Rs，當頻率增加時，降低因子會 由一遞減。在高頻時，Q值的減少，是受到矽基材和自振的影響。實際上，矽基 材損耗是由矽基材內電場穿透效應所造成。 事實上，射頻積體電路的增益衰退和所使用的電感器之 Q 值有關，較高的 Q 值會有較低的增益衰退。此外，在設計一個帶通濾波器時，電感器的 Q 值對於 帶通濾波的表現，有顯著的影響。 另一個值得注意的因素，當Q值為最大時的頻率fQmax在此頻率，電感器內的 磁能會達到最大值，超過此頻率，磁能會快速降低而電能會增加。電感值將不再 穩定且會呈現嚴重的變動，換句話說，為了確保電感值在我們的操作頻帶內穩 定，電感器的頻率不能超過fQmax。. 5.1.2 CMOS 製程的損耗途徑 半導體基材和金屬線 (一般為鋁) 是構成元件的重要角色，且金屬線的導電 性對於決定元件的品質因素是不可或缺的，尤其在低頻。不幸的是，標準的. CMOS 製程在高頻遭受嚴重的損耗，不像 GaAs 或 Bipolar 製程，可輕易得到 15 以上的 Q 值。原因就在於重掺雜的基材，此影響對於電感器的設計非常重 要，因為它會減少電感器的品質因素。基材的電阻率只要少許 Ω − cm 等級，高 頻磁場將會在基材內，產生明顯的電流。在 GaAs 或 Bipolar 製程，這些電流可 忽略，因為它們不會流入基材。 電感器的品質因素受限於下列幾個來源：. (1)金屬線損耗 電感器金屬線串聯電阻預估，於低頻時可輕易由片電阻(sheet resistance)計算 得知，為了得到較寬的繞線寬度，使用較厚的金屬層且將這些金屬層用平行的方 ４４.
(46) 式連接，可幫助減少金屬繞線的電阻。. (2) 電容耦合損耗 電感器對地的電容耦合效應，將會造成高頻電流流入損耗的基材。使用最上 層的金屬層來減少到基材的電容，或者讓矽基材短路或開路，排除能量損失，以 減少此電容耦合效應。. (3) 電磁耦合損耗 A. 集膚效應 (Skin Effect) 電流乃是因為自由電子受電場影響造成自由電子漂移而產生，當電流為直流 或低頻交流時，整個導體的自由電子均產生漂移，若為高頻交流電流，僅導體表 面的電子產生漂移，這就稱為集膚效應。式子(5.3)為其集膚深度(Skin Depth)。. δ=. 1 π f μσ. (式 5.3). 上式中，f 為想要的頻率， µ 和 σ 分別為材料的導磁率(Permeability)和導電率. (Conductivity)，單位則分別為亨利/公尺(H/m)及歐姆-公尺(Ω-m)。當訊號的頻率 持續增加時，電流會因為集膚效應，而集中於導線的外圍呈不均勻的流動，而使 得通過導線的截面積變小，電阻值變大，造成損耗變大。圖 5.2 為集膚效應的示 意圖。. 圖 5.2 集膚效應示意圖 上圖為一金屬導線的橫截面，其中 r 為導線的半徑， δ 為集膚深度，電流大部 份只在導線集膚深度內流動。為了減少電感能量在金屬上的損耗，我們可以加大 ４５.
(47) 金屬的寬度與厚度，增加電流流過的截面積，使電阻變小，但是如此一來，卻會 增加金屬之間的耦合電容，而使得諧振頻率下降，縮小了操作頻帶。. B. 渦流電流 (Eddy Currents) Maxwell 方程式(5.2)告訴我們一個時變的磁場會在鄰近的導體感應出電流。 JG JG ∂B (式 5.4) v∫ E ⋅ dl = −∫∫ Surface ∂t ⋅ ds 且大部份次微米互補式金氧半導體(submicron CMOS)使用長晶(epiwafer)技術而 使得基材具高掺雜(heavily doped)特性，如此，矽基材上將出現電感器時變磁場 導引出之渦流電流，不但造成基材額外的電阻損耗，同時也會減小電感值，如圖. 5.3 所示[9]。其中金屬導線的電流Iind為從右方進入，左方穿出，產生了一個向上 G 的磁場 Bind ，. 圖 5.3 渦流電流在基材上的電磁感應 根據法拉第－冷次定律，會在基材感應出一個從左方進入，從右方穿出的電流Isub 以反抗外來的磁場變化，這個感應電流將在基材流動而造成損耗，而且會減少淨 磁通量，而電感值的定義為總磁力線與金屬導線電流兩者之比值，若感應磁場減 小相對於總磁力線亦會減少，則電感值將下降。另外金屬和基材之間的電容，會 把基材流動的電流耦合到金屬導線，並把基材的雜訊帶到金屬線上。 由電路觀點來改善基材損耗的方法較少，限制電感線圈的面積是可行的方 法，因為電感面積越大，基材上感應的電流就越多，那麼損耗就會增加。或是使 ４６.
(48) 用較上層的金屬層，也可得到些微的改善，畢竟氧化層的厚度與磁場穿透基材的 深度相比實在太小。 G 如圖 5.4 所示，Iind電流將會產生時變的磁場 Bind ，根據法拉第-冷次定律，. 會在內圈感應出一個順時針方向的渦流電流Ieddy ，再由此渦流電流感應出一個 G G G 與 Bind 反向的磁場，是為 Beddy 。螺旋電感的反向磁場 Beddy 是從中心向外逐漸變. 小，在靠近中心的導線會受到較大的反向磁場，因此渦流電流大部份都集中在內 圈且原本導線上的電流是向上，產生的渦流電流抵消了導線外側的電流，使得流 經導線上的截面積變小，電阻變大，損耗增加，而導線的寬度若是越大，產生的 感應電流也就越大，這和先前為了使金屬導線的電阻減小，而加大導線寬度的作 法相抵觸。這結果將會降低電感器的 Q 值，且此影響會隨著頻率增加而更嚴 重。因此在電感器的設計上，為避免電流過度集中於導線內側造成串聯電阻的增 加，在磁場較大的電感器中央應避免任何佈線，以維持較大空白區域，因此中空 的電感器是可行的方法。此外，由於較大的電感器會伴隨著較多的基材損耗，所 以建議不要使用太多圈數。. 圖 5.4 渦流電流在電感器內圈的電磁感應. ４７.
(49) 5.1.3 內埋式電感模型化原理 準確的內埋式被動元件模型可以加速電路設計的程序，減少錯誤預估的發 生。傳統的π模型是最被廣泛運用的一種模型電路，主要在於它的電路架構簡單， 元件的物理意義清楚，然而仍然受限於模型頻寬的限制，只能使用在較低頻段的 應用。圖 5.5 即為一簡單π模型電路，其中，Leff 代表元件之主要有效感值，Cs1與. Cs2代表元件的接地電容值，Rs1與Rs2代表元件金屬損耗之電阻值，Rp則代表元件 的高頻損耗電阻值，包含集膚效應(skin effect)與介電值損耗效應。. 圖 5.5 電感器之 π-a 等效電路模型. 5.1.4 π-a 模型之推導 1 ⎡ ⎢ jωCs1 jω L eff Y =⎢ ⎢ 1 ⎢ − jω Leff ⎢⎣. ⎤ ⎥ ⎥ 1 ⎥ jωCs 2 + ⎥ jω Leff ⎥⎦ −. 1 jω Leff. 假設 Y 為非損耗. c串聯電感Leff (Series Inductance) Im [Y12 ] =. 1 1 ⇒ Leff = ω Leff ω Im [Y12 ]. 由上式可知，我們量測 2-port的S參數，轉換成Y參數即可求得Leff之值. ４８.
(50) d基材寄生效應 (Substrate Parasitics). Im [Y11 ] + Im [Y12 ] 1 1 (後二項互消) + ω Leff ω Leff. = ω C s1 − = ω C s1 ⇒ C s1 =. Im [Y11 ] + Im [Y12 ]. ω. 同理可得 ⇒ Cs 2 =. Im [Y22 ] + Im [Y21 ]. ω. e金屬損耗之電阻值Rs與高頻損耗電阻值Rp之求法. Zin 其中. = 品質因素 Q 之定義： Q(ω ) =. Im( Z in ) Re( Z in ). Z in = Rs + ⎡⎣ R p // j χ (ω ) ⎤⎦ = Rs +. jR p χ (ω ) R p + j χ (ω ). = Rs +. jR p χ (ω ) ⎡⎣ R p − j χ (ω ) ⎤⎦. R p χ 2 (ω ) + jR p χ (ω ). R p + χ 2 (ω ) 2. 2. = Rs +. R p + χ 2 (ω ) 2. R p Rs + Rs χ 2 (ω ) + R p χ 2 (ω ) + jR p χ (ω ) 2. =. 2. R p + χ 2 (ω ) 2. ４９.
(51) R p χ (ω ) Im( Z in ) = 2 Re( Z in ) R p Rs + Rs χ 2 (ω ) + R p χ 2 (ω ) 2. ⇒ Q(ω ) =. R p χ (ω ) 2. =. R p Rs + (R s +R p )χ 2 (ω ) 2. 將 Q 取倒數再做一次微分 ′ 2 2 ⎛ 1 ⎞′ ⎡ R p Rs + (R s +R p )χ (ω ) ⎤ = ⎥ ⎜ ⎟ ⎢ 2 R p χ (ω ) ⎝ Q(ω ) ⎠ ⎣⎢ ⎦⎥ ⎡ ⎤′ R +R = ⎢ Rs χ −1 (ω ) + s 2 p χ (ω ) ⎥ Rp ⎣⎢ ⎦⎥ = − Rs χ −2 (ω ) +. Rs + R p Rp. 2. 令 ω = ωm 時有極值 ⇒− ⇒. Rs + R p Rs + =0 2 χ (ωm ) Rp 2. R +R Rs = s 2 p χ (ωm ) Rp 2. ⇒ χ (ωm ) =. Rs R p. 2. ⇒ χ (ωm ) =. 2. =. Rs + R p. Rs R p 1 + ( Rs / R p ). Rs R p 1 + ( Rs / R p ). R p χ (ωm ) 2. Q(ωm ) = Q p =. 2 Rs R p + ⎡⎣( Rs + R p ) χ 2 (ωm ) ⎤⎦. R p χ (ωm ) 2. ⇒ Qp = 2. ∴ Rs =. 2. 2. Rs R p + ( Rs + R p ) ×. R p χ (ωm ). Rs R p ( Rs + R p ). =. 2 Rs R p. χ (ωm ) 2Q p. ５０. 2. =. χ (ωm ) 2 Rs.
(52) χ (ωm ) = 2. Rs R p. 2. Rs + R p. ⇒ Rs R p − χ 2 (ωm ) R p − χ 2 (ωm ) Rs = 0 2. 將 Rs =. ⇒. χ (ωm ) 2Q p. χ (ωm ) 2Q p. 式代入：. R p − χ (ωm ) R p − 2. 2. χ 3 (ωm ) 2Q p. =0. ⇒ R p − 2Q p χ (ωm ) R p − χ 2 (ωm ) = 0 2. 2Q p χ (ωm ) ± 4Q p χ 2 (ωm ) + 4 χ 2 (ωm ) 2. ⇒ Rp =. 2 2Q p χ (ωm ) ± 4Q p χ 2 (ωm )(1 + 2. ⇒ Rp =. 1 ) 2 Qp. 2. ⎡ 1 ⎤ ∴ R p = Q p χ (ωm ) ⎢1 + (1 + 2 ) ⎥ Q p ⎥⎦ ⎢⎣ ⎧ 1 ⎪ Leff = ω Im [Y12 ] ⎪ ⎪ Im [Y11 ] + Im [Y12 ] Im [Y11 ] + Im [Y12 ] ⎪ ; Cs 2 = ∴ ⎨Cs1 = ω ω ⎪ ⎪ ⎡ χ (ωm ) 1 ⎤ ⎪ Rs = ; R p = Q p χ (ωm ) ⎢1 + (1 + 2 ) ⎥ 2Q p Q p ⎥⎦ ⎪ ⎢⎣ ⎩. 藉由上面的公式推導結果，我們只需要將量測出來的 S 參數透過 ADS 轉換 成 Y 參數，帶入上述公式中，即可得到 π-a 模型之元件參數，以及 Q 值。由於 π-a 模型受限於頻寬的限制，故只能使用在較低頻段的應用。不過由於現階段產品尚 未發展至 10GHz 以上，因此 π-a 模型已足夠作為現階段被動元件模型建立之範 本。 此次晶片量測平台，是由日月光半導體公司(ASE)電性量測實驗室所提供的 儀器，圖 5.6~5.7 為高頻量測平台，圖 5.8 則為實際電路之實照圖。. ５１.
(53) 5.2 被動元件量測以及工作平台. 圖 5.6 高頻量測平台. 圖 5.7 儀器校正 ５２.
(54) 圖 5.8 高頻被動元件(電感)實照. PESiN 0.7um Er=7.5. A_A’. PSG 0.5um Er = 3.9. B_B’. HDP 1um Er = 4.1 2um 1um 0.6um 1um 0.6um 1um 0.6um 1um. M5 M4 5.8um. M3. E=4.1. M2. SiO2 Layer. M1. 圖 5.9 元件側視圖. ５３.
(55) 5.3 電感模擬、量測與模型之建立 在此篇論文中我們針對 π-a 以及 π-b 兩種模型去做比對，結果發現在 10GHz 之內，兩種模型準確度都差不多，所以我們就採用了模型較簡單之 π-a 模型。在 論文中我們同時使用了 ADS 以及 HFSS 兩套模擬系統去模擬電感的效應， 發覺 利用 HFSS 這套軟體以 3-D 模型模擬(圖 5.10 所示)，可比較接近實際電路的結果. (圖 5.11)，但是所花費的時間也較久。之後我們也針對元件封裝後(如圖 5.12 與 圖 5.13 所示)的特性加以量測與模擬。. 5.4 結論 本論文利用ADS來模擬on-wafer電感的模型電路部分(晶片規格如表 5.1)，模 型電路架構如圖 5.14 所示，量測結果可以發現，在 10GHz之內準確度都不錯(圖. 5.16 至圖 5.27 所示)，圖 5.15 所示為模擬in-package電感的模型電路，in-package 跟 on-wafer 的電感模型電路主要的差別是在於多了與基版間的耦合電容 C1 以及. C2，in-package電感模擬的數據由圖 5.16 至圖 5.27 顯示均與量測的數據相差不 多，故可以證明此電路模型在 10GHz以下已經足夠作為電感元件封裝前以及封 裝後的模型化製作。. ５４.
(56) S(10,9) S(8,7) S(5,6) S(2,1). 圖 5.10 電感 3-D 模擬圖. freq (10.00MHz to 40.00GHz). 圖 5.11 電感模擬值與量測值之比較 ５５.
(57) 圖 5.12 被動元件封裝圖(正面). 圖 5.13 被動元件封裝圖(背面) ５６.
(58) 圖 5.14 On-Chip 電感模型. 圖 5.15 In-Package 電感模型. Chip Information. ind1. ind8. Wafer Process. UMC 0.25 RF CMOS. Scribe Line Width. 100um. 電感值(封裝前). L=7.572nH 表 5.1 晶片規格表. ５７. L=5.709nH.
(59) 0. db(S(1,1)). -5 -10 Inductor1. -15. Die-Measure Die-Simulate Package-Measure Package-Simulate. -20 -25 0. 2. 4. 6. 8. 10. Freq(GHz). 圖 5.16 Ind1 晶片與封裝模擬與量測值比較(S11大小). 0. db(S(2,1)). -5 -10 -15. Inductor1 Die-Measure Die-Simulate Package-Measure Package-Simulate. -20 -25 0. 2. 4. 6. 8. 10. Freq(GHz). 圖 5.17 Ind1 晶片與封裝模擬與量測值比較(S21大小). ５８.
(60) 80 40. Phase(S(1,1)). 0 -40 -80. Inductor1 Die-Measure Die-Simulate Package-Measure Package-Simulate. -120 -160 0. 2. 4. 6. 8. 10. Freq(GHz). 圖 5.18 Ind1 晶片與封裝模擬與量測值比較(S11相角). 0. Phase(S(2,1)). -40 -80 -120 Inductor1 Die-Measure Die-Simulate Package-Measure Package-Simulate. -160 -200 0. 2. 4. 6. 8. Freq(GHz). 圖 5.19 Ind1 晶片與封裝模擬與量測值比較(S21相角). ５９. 10.
(61) Die-Measure Die-Simulate Package-Measure Package-Simulate (Inductor1) S(1,1). 圖 5.20 Ind1 晶片與封裝模擬與量測值比較(S11 smith chart). Die-Measure Die-Simulate Package-Measure Package-Simulate (Inductor1) S(2,1). 圖 5.21 Ind1 晶片與封裝模擬與量測值比較(S21 smith chart). ６０.
(62) 0. db(S(1,1)). -5 -10 Inductor8. -15. Die-Measure Die-Simulate Package-Measure Package-Simulate. -20 -25 -30. 0. 2. 4. 6. 8. 10. Freq(GHz) 圖 5.22 Ind8 晶片與封裝模擬與量測值比較(S11大小). 0. db(S(2,1)). -5 -10 -15. Inductor8 Die-Measure Die-Simulate Package-Measure Package-Simulate. -20 -25 0. 2. 4. 6. 8. 10. Freq(GHz) 圖 5.23 Ind8 晶片與封裝模擬與量測值比較(S21大小). ６１.
(63) 80 40. Phase(S(1,1)). 0 -40 -80. Inductor8 Die-Measure Die-Simulate Package-Measure Package-Simulate. -120 -160 0. 2. 4. 6. 8. 10. Freq(GHz). 圖 5.24 Ind8 晶片與封裝模擬與量測值比較(S11相角). 0. Phase(S(2,1)). -40 -80 -120 Inductor8 Die-Measure Die-Simulate Package-Measure Package-Simulate. -160 -200 0. 2. 4. 6. 8. 10. Freq(GHz) 圖 5.25 Ind8 晶片與封裝模擬與量測值比較(S21相角). ６２.
(64) Die-Measure Die-Simulate Package-Measure Package-Simulate (Inductor8) S(1,1). 圖 5.26 Ind8 晶片與封裝模擬與量測值比較(S11 smith chart). Die-Measure Die-Simulate Package-Measure Package-Simulate (Inductor8) S(2,1). 圖 5.27 Ind8 晶片與封裝模擬與量測值比較(S21 smith chart). ６３.
(65) 第六章 結論以及未來工作 6.1 結論 本論文針對應用於 IEEE 802.11a 5.2GHz 規格的 VCO 線路設計，在此篇論文 中，我們設計了一顆針對於 IEEE 802.11a 5.2GHz 頻帶範圍的壓控振盪器，以及 一顆包含了 5.2、5.7、5.8GHz 的壓控振盪器，經由模擬與實做之結果發現，在 可調變頻寬方面均與預計規格相差不多，但須考慮因電晶體之 Cgs 對電路造成了 中心頻率偏移的問題，以及對 VCO 之相位雜訊的改善有所影響。本論文也利用 body-biased 結構來改善頻寬，結果顯示調變頻寬都比傳統式的要來的好上許 多。另外我們使用了直接電源偏壓方式以及電感直接下地方式，都可以有效的減 少 1/f 雜訊，只不過捨棄了傳統式電流源偏壓而改用直接電源偏壓，會造成總體 電路的偏壓電流易隨著製程的飄移而改變，進而影響到總體的效能，這是需要再 做考量的。然而本線路仍然有很多地方需要改進的，我們可以從電路的架構或者 改善被動元件的特性去著手，試著將電路達到最佳化設計，希望能夠將電路做整 合，成為一個完整的系統。另外，在設計高頻電路方面，被動元件的基本特性將 會對電路的效能產生極大的影響，故被動元件的模型化將是未來發展的一個重 點，如果被動元件模型化能夠完整的將電路特性表現出來，那麼對於設計者而言 將是具有非常大的幫助，在設計的初期即可較精確的預期實際電路的特性，這樣 可以避免電路的錯誤，進而節省成本。. ６４.
(66) 6.2 未來工作 在未來的計畫我們可將元件尺寸往下發展，朝向 0.13μm 甚至 90nm 去做電 路的模型化設計以及發展高頻電路。在未來本計畫可以與 foundry 廠合作來製作. VCO、LNA、Mixer 之 RF 元件，並與封裝廠合作完成元件封裝並完成封裝後之 模型建立，期以達到更實際完美的設計。. ６５.
(67) 參 考 文 獻 [1]Zhenbiao and Kenneth K. O, “A1-V Low Phase Noise Multi-Band CMOS Voltage Controlled Oscillator with Switched Inductors and Capacitors”2004 [2] A. Hajimiri and T.H. Lee, “Oscillator phase noise: a tutorial,” IEEE J. of. Solid-State Circuits, vol.32, No. 3, pp. 326 -336, March 2000. [3]B. D. Muer, M. Borremans, M. Steyaert and G. L. puma, “A 2-GHzLowPhase-Noise Integrated LC-VCO Set with Flicker-Noise Upconversion Minimization,” IEEE J. of Solid-State Circuits, vol.35, No. 7, pp. 1034-1038, July 2000. [4] C. M. Hung, B. A. Floyd, N. Park, and Kenneth K.O, “Fully integrated. 5.35-GHz CMOS VCOs and prescalers,” IEEE Trans. Microwave Theory Tech., vol. 49, No.1,pp. 17-22, Jan. 2000. [5] IEEE std, Part11: Wireless LAN Medium Access Control (MAC) and Physical Layer (PHY) specifications: High–speed Physical Layer in the 5 GHz Band, 1999 Edition. [6] P. Andreani, and S. Mattisson, “On the use of MOS varactors in RF VCO’s,” IEEE J. Solid-State Circuits, vol.35, no. 6, pp. 905-910, June 2000. [7] H. G. Booker, Energy in Electromagnetism, London/New York: Peter Peregrinus, 1982. [8] C. Patrick Yue, and S. Simon Wang, “On-Chip Spiral Inductors with Patterned Ground Shields for Si-Based RF IC’s,” IEEE J. Solid-State Circuits, Vol. 33, No.5, pp. 743-752, May 1998. [9] J. Craninckx and M. S. J. Steyaert, “A 1.8-GHz low-phase-noise CMOS VCO using optimized hollow spiral inductors,” IEEE J. Solid-State Circuits, vol.32, pp. 736-744, May 1997.. ６６.
(68) [10]Ming-Da Tsai and Yi-Hsien Cho and Huei Wang ”A 5-GHz Low Phase Noise Differential Colpitts CMOS VCO” May 2005 [11] C. Samori, S. Levantion, and V. Boccuzzi, “A -94 dBc/Hz@100 KHz fully-integrated, 5-GHz, CMOS VCO with 18% tuning range for Bluetooth applications,” in IEEE Custom Integrated Circuits Conf. Proc., 2001, pp. 201–204. [12] J. B. Bhattacharjee, D. Mukherjee, S. Nuttinck, and J. Laskar, “A 5.8GHz fully integrated low power phase noise CMOS LC VCO forWLAN applications,” in IEEE MTT-S Dig., Jun. 2002, pp. 585–588. [13] Y. K. Chu and H. R. Chuang, “A fully integrated 5.8 GHz U-NII band 0.18-μm CMOS VCO,” IEEE Microw. Wireless Compon. Lett., vol. 13, no. 7, pp. 287–289, Jul. 2003. [14] N. Fong, J. Plouchart, N. Zamdmer, D. Liu, L. Wagner, C. Plett, and N. Tarr, “Design of wide-band CMOS VCO for multiband wireless LAN applications,” IEEE J. Solid-State Circuits, vol. 38, no. 8, pp. 1333–1342, Aug. 2003. [15]Sau-Mou Wu, Ron-Yi Liu and Wei-Liang Chen “A 5.8-GHz High Efficient, Low Power, Low Phase Noise CMOS VCO for IEEE 802.11a” 2003 [16] Zhenbiao and Kenneth K. O, “A Low-Phase-Noise and Low-Power Multiband CMOS Voltage-Controlled Oscillator” ,2005 [17]劉堂傑 ” Design for C Band Differential VCO Integrated Circuits”逢甲大學電 子工程學系碩士論文 2004. [18] 鄭湘原 “ 高頻被動元件之研究與製作 ” 中原大學電子工程學系碩士論文 P.11～P.27 [19]羅日隆 “Low phase noise 2GHz VCOs in 0.18um CMOS” 國立東華大學電機 工程研究所碩士論文 P.6～P.18, 2003. [20]李勝豐 “Design and Implementatino of 2.4GHz Two-Point Voltage-Controlled Oscillators on a Multilayer LTCC Substrate with Embedded Inductors and Capaciors” ６７.
(69) 國立中山大學通訊工程系碩士論文, 2003. [21] Behzad Razavi, RF Microelectronics, Upper Saddle River, NJ: Prentice Hall, 1998. [22]李俊毅 “射頻四相位壓控振盪器” 國立成功大學碩士論文, 2003. ６８.
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